【正文】 MIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_10MS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 計(jì)時(shí)器的 VHDL 源程序（ ） ENTITY COUNT IS PORT(CLK:IN STD_LOGIC。 程序分析：六進(jìn)制計(jì)數(shù)器的 VHDL 源程序（ ）的功能是：當(dāng)時(shí)鐘信號(hào) CLK、復(fù)位信號(hào) CLR或時(shí)鐘使能信號(hào) EN中任一信號(hào)發(fā)生變化，都將啟動(dòng)進(jìn)程語(yǔ)句 PROCESS。 END IF。039。) THEN IF SCOUNT6=0101 THEN CN=39。CN=39。 BEGIN COUNT6=SCOUNT6。 CN:OUT STD_LOGIC。；否則當(dāng)計(jì)數(shù)值 SCOUNT10達(dá)到 9 時(shí)，輸出高電平，作為十進(jìn)制計(jì)數(shù)的進(jìn)位溢出信號(hào)，當(dāng)計(jì)數(shù)值SCOUNT10 為其它值時(shí)輸出低電平；但如果 測(cè)得 EN=‘ 0‘使 SCOUNT10保持原值，即將計(jì)數(shù)值向端口輸出： COUNT10=SCOUNT10。 END ART。 END IF。 ELSE CN=39。139。)THEN SCOUNT10=0000。 architecture ART OF CDU10 IS SIGNAL SCOUNT10: std_logic_vector(3 downto 0)。 EN: IN STD_LOGIC。? ”語(yǔ)句，并使次態(tài) NEXT_STATE獲得 S1，而當(dāng)此后的第一個(gè) CLK 上升沿到來(lái)時(shí)，現(xiàn)態(tài) CURRENT_STATE自動(dòng)轉(zhuǎn)向 S1 狀態(tài)。在上面的第 6 頁(yè) 〈 共 20 頁(yè) 〉 結(jié)構(gòu)體說(shuō)明部分，定義了含四個(gè)狀態(tài)的數(shù)據(jù)類型 STATES，然后將現(xiàn)態(tài)CURRENT_STATE 和次態(tài) NEXT_STATE 變量的數(shù)據(jù)類型定義為 STATES ，數(shù)據(jù)類型定義為 SIGNAL。 END PROCESS。 THEN NEXT_STATE=S3。 WHEN S3=EN=39。139。 END IF。 IF SP=39。 ELSE NEXT_STATE=S0。039。 CONSTANT S3: STD_LOGIC_VECTOR(1 DOWNTO 0):=10。；否則當(dāng)計(jì)數(shù)值COUNT 達(dá)到 9 時(shí) COUNT 變?yōu)?0,CO 輸出高電平，作為十進(jìn)制計(jì)數(shù)的進(jìn)位溢出信號(hào)，當(dāng)計(jì)數(shù)值 COUNT 為其它值時(shí)輸出低電平。 END ART。039。 CO=39。計(jì)時(shí)電路產(chǎn)生的計(jì)時(shí)值經(jīng)過(guò) BCD 七段譯碼管后，驅(qū)動(dòng) LED 數(shù)碼管。計(jì)時(shí)控制模塊可用兩個(gè)按鈕 快速計(jì)時(shí)器 的啟動(dòng)、停止和復(fù)位。 ? 具有啟 /停開關(guān)，即按一下啟 /停開關(guān)，啟動(dòng)計(jì)時(shí)器開始計(jì)時(shí)，再按一下復(fù)位開關(guān)則停止計(jì)時(shí)。當(dāng) 快速計(jì)時(shí)器 的計(jì)時(shí)小于 1 個(gè)小時(shí)時(shí)，顯示的格式是 mmssxx（ mm 表第 3 頁(yè) 〈 共 20 頁(yè) 〉 示分鐘： 0～ 59； ss 表示秒： 0～ 59； xx 表示百 分之一秒： 0～ 99），當(dāng)快速計(jì)時(shí)器 的計(jì)時(shí)大于或等于一個(gè)小時(shí)時(shí)，顯示的和多功能時(shí)鐘是一樣的，就是 hhmmss（ hh 表示小時(shí)： 0～ 99），由于 快速計(jì)時(shí)器 的功能和鐘表有所不同，所以 快速計(jì)時(shí)器 的 hh 表示的范圍不是 0～ 23，而是 0～99，這也是和多功能時(shí)鐘不一樣的地方。與原有的數(shù)控系統(tǒng)的控制電路部分相比采用 EDA 技術(shù)的 快速計(jì)時(shí)器 使得數(shù)控系統(tǒng)具有更高的可靠性、實(shí)時(shí)性、高運(yùn)算速度以及高集成度。這樣做極大地簡(jiǎn)化了設(shè)計(jì)工作，提高了效率，因此，采用 EDA 技術(shù)設(shè)計(jì)數(shù)字系統(tǒng)得到了越來(lái)越廣泛的應(yīng)用 [1]。在每一層次第 2 頁(yè) 〈 共 20 頁(yè) 〉 上，都有描述、劃分、綜合和驗(yàn)證四種類型的工作。 EDA 技術(shù)就是以大規(guī)模可編程邏輯器件為載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件 及試驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開發(fā)軟件，自動(dòng)完成電子系統(tǒng)的設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明，與原有的數(shù)控系統(tǒng)的控制電路部分相比采用 EDA 技術(shù)的 快速計(jì)時(shí)器 使得數(shù)控系統(tǒng)具有更高的可靠性、實(shí)時(shí)性、高運(yùn)算速度以及高集成度。同時(shí)由于 EDA 技術(shù)中 FPGA 芯片具有在系統(tǒng)可編程特性，因此該 快速計(jì)時(shí)器 的設(shè)計(jì)可像軟件 一樣隨時(shí)更改。利用 EDA 技術(shù)進(jìn)行電子設(shè)計(jì)它可以實(shí)現(xiàn)用軟件的方式設(shè)計(jì)硬件；系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；整個(gè)系統(tǒng)低功耗，多功能等特點(diǎn)，成為現(xiàn)代電子設(shè)計(jì)發(fā)展的趨勢(shì) [1][2][3]。描述是把系統(tǒng)設(shè)計(jì)輸入到 EDA 軟件的過(guò)程，它可以采用圖形輸入、硬件描述語(yǔ)言或二者混合使用的方法輸入。 與手工設(shè)計(jì)相比 EDA 技術(shù)有如下特點(diǎn) [7]： ? 采用自頂向下設(shè)計(jì)方案 ? 應(yīng)用硬件描述語(yǔ)言（ HDL）描述設(shè)計(jì) ? 能夠自動(dòng)完成仿真和測(cè)試 ? 開發(fā)技術(shù)的標(biāo)準(zhǔn)化和規(guī)范化 ? 對(duì) 工程技術(shù)人員的硬件知識(shí)和經(jīng)驗(yàn)要求低 系統(tǒng)設(shè)計(jì) 意義 快速計(jì)時(shí)器 由于其計(jì)時(shí)精確，分辨率高（ 秒），在各種競(jìng)技場(chǎng)所得到了廣泛的應(yīng)用。 2 數(shù)字 快速計(jì)時(shí)器 的設(shè)計(jì) 方案及 要求 本文介紹的數(shù)字 快速計(jì)時(shí)器 設(shè)計(jì)，利用基于 VHDL 的 EDA 設(shè)計(jì)工具，采用大規(guī)模可編程邏輯器件 FPGA，通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能。 系統(tǒng)設(shè)計(jì)要求 ? 數(shù)字 快速計(jì)時(shí)器 的計(jì)時(shí)范圍是 0 秒 到 秒，顯示的最長(zhǎng)時(shí)間為 59分 59 秒。 系統(tǒng)設(shè)計(jì)方案 根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)的組成框圖如圖 1 所示。 （ 2）計(jì)時(shí)模塊 第 4 頁(yè) 〈 共 20 頁(yè) 〉 計(jì)時(shí)模塊執(zhí)行計(jì)時(shí)功能，計(jì)時(shí)的方法是對(duì)標(biāo)準(zhǔn)時(shí)鐘脈沖計(jì)數(shù) [6]。計(jì)時(shí)顯示電路的實(shí)現(xiàn)方案采用掃描顯示，即每次只驅(qū)動(dòng)一位數(shù)碼管，各位數(shù)據(jù)輪流驅(qū)動(dòng)對(duì)應(yīng)的數(shù)碼管進(jìn)行顯示。139。 END IF。 程序分析：時(shí)基分頻模塊的 VHDL 源程序（ ）的功能是：當(dāng)時(shí)鐘信號(hào) CLK 發(fā)生變化，將啟動(dòng)進(jìn)程語(yǔ)句 PROCESS。 第 5 頁(yè) 〈 共 20 頁(yè) 〉 控制模塊的 VHDL 源程序（ ） architecture BEHAVE OF CTRL IS CONSTANT S0: STD_LOGIC_VECTOR(1 DOWNTO 0):=00。 TYPE STATES IS(S0,S1,S2,S3)。 IF SP=39。 END IF。139。 WHEN S2=EN=39。 THEN NEXT_STATE=S3。039。 ELSE NEXT_STATE=S0。 END BEHAVE。對(duì)于此程序，如果異步清零信號(hào)CLR 有過(guò)一個(gè)復(fù)位脈沖，當(dāng)前狀態(tài)被異步設(shè)置為 S0。隨著時(shí)鐘信號(hào)的到來(lái)，將根據(jù)控制信號(hào) SP 而轉(zhuǎn)向不同的狀態(tài)，同時(shí)輸出相應(yīng)的信號(hào) EN 去控制外部對(duì)象。 CN:OUT STD_LOGIC。 BEGIN COUNT10=SCOUNT10。CN=39。) THEN IF SCOUNT10=1001 THEN CN=39。039。 END IF。 程序分析：十進(jìn)制計(jì)數(shù)器的 VHDL 源程序（ ）的功能是：當(dāng)時(shí)鐘信號(hào) CLK、復(fù)位信號(hào) CLR或時(shí)鐘使能信號(hào) EN中任一信號(hào)發(fā)生變化，都將啟動(dòng)進(jìn)程語(yǔ)句 PROCESS。 六進(jìn)制計(jì)數(shù)器的 VHDL 源程序（ ） ENTITY CDU6 IS PORT(CLK:IN STD_LOGIC。 COUNT6:out std_logic_vector(3 downto 0))。 PROCESS(CLK,CLR,EN) BEGIN IF(CLR=39。039。139。 SCOUNT6=SCOUNT6+39。 END IF。此時(shí)如果 CLR 為 ’1’,將對(duì)計(jì)數(shù)器清零，即復(fù)位；如果 CLR 為 ’0’,則看是否有時(shí)鐘信號(hào)的上升沿：如果此時(shí)有 CLK信號(hào)，又測(cè)得 EN=‘ 1‘，即允許計(jì)數(shù)器計(jì)數(shù)，此時(shí)若計(jì)數(shù)值小于 5，即 SCOUNT60101, 計(jì)數(shù)器將進(jìn)行正常計(jì)數(shù)，即執(zhí)行SCOUNT6=SCOUNT6+39。 CLR:IN STD_LOGIC。 S_100MS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_10MIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CN:OUT STD_LOGIC。 CN:OUT STD_LOGIC。 BEGIN U1:CDU10 PORT MAP(CLK,CLR,EN,A,S_1MS)。 U5:CDU6 PORT MAP(D,CLR,EN,E,S_10S)。 END ART。文件在實(shí)體中首先定義了計(jì)數(shù)器 頂層設(shè)計(jì)文件的端口信號(hào)， 然后在 architecture和 BEGIN 之間利用 COMPONENT 語(yǔ)句對(duì)準(zhǔn)備調(diào)用的元件作了聲明，并定義了 A,B,C,D,E,F,G,H 八個(gè)信號(hào)作為器件內(nèi)部的連接線。 S_10MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。