【正文】 計時顯示電路的實(shí)現(xiàn)方案采用掃描顯示，即每次只驅(qū)動一位數(shù)碼管，各位數(shù)據(jù)輪流驅(qū)動對應(yīng)的數(shù)碼管進(jìn)行顯示。 圖 3 控制模塊的仿真波形圖 結(jié)果分析： （ 1）當(dāng)復(fù)位信號 CLR 為高電平時 EN 為低電平；（ 2）當(dāng)復(fù)位信號 CLR 為低電平時信號 SP 高電平時 EN 為高電平，表示 快速計時器 啟動；當(dāng)信號 SP 從低電平變?yōu)楦唠娖綍r EN 變?yōu)榈碗娖?，表示快速計時器 暫停；當(dāng)信號 SP 再從低電平變?yōu)楦唠娖綍r EN 變?yōu)楦唠娖剑硎?快速計時器 繼續(xù)。 SIGNAL BCD_S:STD_LOGIC_VECTOR(3 DOWNTO 0)。 OUTBCD: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT COUNT PORT(CLK: IN STD_LOGIC。比如， BCD 為“ 0001”，則 LED 為“ 0110000”。 END IF。 SEG=11110111。 ELSE COUNT=COUNT+39。 S_100MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 U2:CDU10 PORT MAP(A,CLR,EN,B,S_10MS)。 S_1S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 END CDU6。SCOUNT10=SCOUNT10+39。 COUNT10:out std_logic_vector(3 downto 0))。 END IF。 THEN NEXT_STATE=S1。 CONSTANT S1: STD_LOGIC_VECTOR(1 DOWNTO 0):=01。 3 程序 設(shè)計 及分析 時基分頻模塊的 VHDL 源程序（ ） architecture ART OF CB10 IS SIGNAL COUNT: std_logic_vector(3 downto 0)。 快速計時器 由于其計時精確，分辨率高（ 秒），在各種競技場所得到了廣泛的應(yīng)用。 關(guān)鍵詞： EDA； VHDL； 快速計時器 設(shè)計 1 緒 論 電子技術(shù)的發(fā)展推動著社會的發(fā)展，人民從使用收音機(jī)到黑白電視機(jī)、彩色電視機(jī)、數(shù)字電視機(jī)到計算機(jī)進(jìn)入千家萬戶，通過 Inter 網(wǎng)可以了解世界的變化，這一切都是電子技術(shù)發(fā)展的結(jié)果。劃分、綜合和驗(yàn)證則采用 EDA 軟件平臺自動完成。 （ 1）控制模塊 計時控制模塊的作用是對計時過程進(jìn)行控制。 END PROCESS。 THEN NEXT_STATE=S1。 END IF。039。 ELSIF RISING_EDGE(CLK) THEN IF(EN=39。139。139。；否則當(dāng)計數(shù)值 SCOUNT6 達(dá)到 5 時，輸出高電平，作為十進(jìn)制計 數(shù)的進(jìn)位溢出信號，當(dāng)計數(shù)值 SCOUNT6 為其它值時輸出低電平；但如果 測得 EN=‘ 0‘使 SCOUNT6 保持原值，即將計數(shù)值向端口輸出： COUNT6=SCOUNT6。 END COMPONENT CDU10。計數(shù)器由四個十進(jìn)制計數(shù)器和兩個六進(jìn)制計數(shù)器構(gòu)成，其中毫秒位、十毫秒位、秒位和分位采用十進(jìn)制計數(shù)器，十秒位和十分位采用六進(jìn)制計數(shù)器。 architecture ART OF MULX IS SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN CASE COUNT IS WHEN 0000=OUTBCD=S_1MS。 WHEN 1000=OUTBCD=S_1MS。從而實(shí)現(xiàn)數(shù)據(jù)選擇器的功能。 END MB。 S_10MIN: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END ART。 顯示電路模塊的仿真 數(shù)據(jù)選擇器的仿真 圖 7 數(shù)據(jù)選擇器的仿真波形圖 結(jié)果分析： （ 1）當(dāng) CLR 為高電平， EN 為低電平時， SEG、 OUTBCD輸出為 0。 EDA。 圖 6 計數(shù)器的仿真波形圖 第 17 頁 〈 共 20 頁 〉 結(jié)果分析： 當(dāng) CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， S_1MS 的值為“ 1”，一直加到“ 9”，再從“ 0”開始；當(dāng) S_1MS從“ 9”變?yōu)椤?0”時， S_10MS 的值加“ 1”。EN=E。 HOUR: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_10S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 OUTBCD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 對于第二個進(jìn)程：當(dāng)信號 CLK 發(fā)生變化，此時如果遇到信號 CLK 的上升沿，將執(zhí)行 CASE 語句。 WHEN 0111=OUTBCD=HOUR。EVENT AND CLK=39。 SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ART。 CN:OUT STD_LOGIC。此時如果 CLR 為 ’1’,將對計數(shù)器清零，即復(fù)位；如果 CLR 為 ’0’,則看是否有時鐘信號的上升沿：如果此時有 CLK信號，又測得 EN=‘ 1‘，即允許計數(shù)器計數(shù)，此時若計數(shù)值小于 5，即 SCOUNT60101, 計數(shù)器將進(jìn)行正常計數(shù)，即執(zhí)行SCOUNT6=SCOUNT6+39。039。 程序分析：十進(jìn)制計數(shù)器的 VHDL 源程序（ ）的功能是：當(dāng)時鐘信號 CLK、復(fù)位信號 CLR或時鐘使能信號 EN中任一信號發(fā)生變化，都將啟動進(jìn)程語句 PROCESS。CN=39。對于此程序，如果異步清零信號CLR 有過一個復(fù)位脈沖，當(dāng)前狀態(tài)被異步設(shè)置為 S0。 THEN NEXT_STATE=S3。 IF SP=39。 END IF。 系統(tǒng)設(shè)計方案 根據(jù)系統(tǒng)設(shè)計要求，系統(tǒng)的組成框圖如圖 1 所示。描述是把系統(tǒng)設(shè)計輸入到 EDA 軟件的過程，它可以采用圖形輸入、硬件描述語言或二者混合使用的方法輸入。 EDA 技術(shù)就是以大規(guī)?？删幊踢壿嬈骷檩d體，以硬件描述語言為系統(tǒng)邏輯描述的表達(dá)方式，以計算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件 及試驗(yàn)開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成電子系統(tǒng)的設(shè)計。當(dāng) 快速計時器 的計時小于 1 個小時時，顯示的格式是 mmssxx（ mm 表第 3 頁 〈 共 20 頁 〉 示分鐘： 0～ 59； ss 表示秒： 0～ 59； xx 表示百 分之一秒： 0～ 99），當(dāng)快速計時器 的計時大于或等于一個小時時，顯示的和多功能時鐘是一樣的，就是 hhmmss（ hh 表示小時： 0～ 99），由于 快速計時器 的功能和鐘表有所不同，所以 快速計時器 的 hh 表示的范圍不是 0～ 23，而是 0～99，這也是和多功能時鐘不一樣的地方。 CO=39。 CONSTANT S3: STD_LOGIC_VECTOR(1 DOWNTO 0):=10。 END IF。 END PROCESS。 architecture ART OF CDU10 IS SIGNAL SCOUNT10: std_logic_vector(3 downto 0)。 END IF。 BEGIN COUNT6=SCOUNT6。 END IF。 S_1MIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 U4:CDU10 PORT MAP(C,CLR,EN,D,S_1S)。 S_10S: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。 SEG=11101111。 END ART。 use 。 EN: IN STD_LOGIC。 S_100MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 U1:CB10 PORT MAP(CLK,C)。（ 2）當(dāng) CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， COUNT10 輸出加 1，而當(dāng) COUNT10輸出為 9 時， CN 輸出高電平進(jìn)位信號。 5 結(jié) 論 本系統(tǒng)設(shè)計用了現(xiàn)在 EDA 設(shè)計手段，基于 FPGA 采用 VHDL 語言編程實(shí)現(xiàn)數(shù)字 快速計時器 的設(shè)計，運(yùn)用層次化設(shè)計方法，完成各電路模塊的連接。