【正文】 學(xué)號 指導(dǎo)教師 職稱 講師 完成日期 2021 年 3 月 30日 教務(wù)處 制 1 基于 FPGA 的 電子琴 設(shè)計 泉州師范學(xué)院 電子信息科學(xué)與技術(shù)專業(yè) 指導(dǎo)教師 講師 【摘要】 介紹了基于 FPGA 的電子琴的工作原理和設(shè)計過程。 音頻發(fā)生器由分頻器來實現(xiàn)，可產(chǎn)生 16 個頻率， 這些頻率經(jīng)放大后驅(qū)動喇叭， 從而 發(fā)出聲音。FPGA/CPLD 的設(shè)計采用了高級語言 ，例 如 VHDL 語言， AHDL 語言 。 電子琴是數(shù)字電路中的一個典型應(yīng)用 。 它出現(xiàn)于80 年代后期， 最初是由美國國防部開發(fā)出來 的，是為了 供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。其開發(fā)流程：在頂層用方框圖或硬件語言對電路的行為進行描述后，進行系統(tǒng)仿真驗證和 糾錯。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 [1] Quartus II 簡介 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 CPLD 設(shè)計流程。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集 成了 SOPC 和 HardCopy 設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 方案二： 采用單片機實現(xiàn)，通過軟件編程，仿真后將程序用編程器寫入到單片機芯片上，該方案成本低，穩(wěn)定度 也比較好，但外圍電路 多， 特 別是播放音樂時需要用到大容量的外部存儲器， 這樣就 增加了編程難度，調(diào)試不夠直觀 ，也不夠靈活方便 。由此可見，樂曲中每個音符的發(fā)音頻率 以及音符 持續(xù)的時間是樂曲能夠連續(xù)演奏的兩個關(guān)鍵因素。由此可以計算出簡譜中從低音l 至高音 1 之間每個音符的頻率。實際上，只要各個音符間的相對頻率關(guān)系不變，演奏出的樂曲聽起來都不會走調(diào)。這個過程實際上進行了一次二分頻，頻率變?yōu)樵瓉淼亩种患?。因此，要控制音符的音長，就必須知道樂曲的速度和每個音符所對應(yīng)的節(jié)拍數(shù)。 [3] 方法 一 ：使用加法計數(shù)器。 方法三 ：先對時鐘脈沖進 行分頻得到 1MHZ的脈沖，然后按照輸入的分頻系數(shù)對 1MHZ的再次分頻，得到所需的音符頻率，最后在音調(diào)輸出時再進行二分頻，將脈沖展開能夠直接得到占空比為 50%的分頻信號，將脈沖展寬，使揚聲器有足夠發(fā)生功率。 頂層模塊設(shè)計方法 頂層模塊的設(shè)計就是要設(shè)計一個頂層模塊將各模塊進行例化連接，再組成一個協(xié)同發(fā)揮功能的的整體。系統(tǒng)結(jié)構(gòu)精簡、可靠，而且靈活性高。 Altera 最新一代低價位的 FPGA—— cyclone II FPGA 系列，和同類 90nmFPGA 器件相比，它提高了百分之六十的性能和降低了一半 的功耗。 如圖 31 所示是 獨立式鍵盤電路圖 ： 圖 31 獨立式鍵盤電路 圖 顯示電路模塊功能 顯示 模塊主要是由 1 塊 74LS48 譯碼 芯片 和 1 個 共陰極七段 LED 顯示器 及 1 個發(fā)光二極管 組成， 由 七段 LED 顯示測量的頻率值，發(fā)光二極管顯示高音的音符。采用自頂向下的設(shè)計方法。系統(tǒng)頂層設(shè)計原理圖如圖 42 所示，該系統(tǒng)有 4 個輸入， 3 個輸出端口。當 16 位發(fā)聲控制輸入 index 中的某一位為高電平時，則對應(yīng)某一音階的數(shù)值將以端口 tone 輸出，作為獲得該音階的分頻預(yù)置值，該值作為數(shù)控分頻器的輸入，來對 的脈沖進行分頻，由此得到每個音階相應(yīng)的頻率，例如輸入 index=0000000000000010，即對應(yīng)的按鍵是 2，產(chǎn)生的分頻系數(shù)便是 865由 code 輸出對應(yīng)該音階簡譜的顯示數(shù)碼；由 high 輸出指示音階高 8 度的顯示 ，低電平有效。而第三個進程的作用是在音調(diào)輸出時再進行二分頻，將脈沖展寬，以使揚聲器有足夠功率發(fā)音。 結(jié)論 本設(shè)計利用硬件描述語言 VHDL實現(xiàn)了電子琴的自動演奏和鍵盤輸入發(fā)音的簡易功能，經(jīng)過編程，綜合，仿真，下載， 調(diào)試，電路板制作 ，最終做出成品，測試情況良好，能夠準確實現(xiàn)音階的發(fā)音功能，可切換到自動演奏存儲好的樂曲，可根據(jù)需要更改程序 從而實現(xiàn)不同 樂曲 的 存儲。在軟硬件結(jié)合調(diào)試時 ，自動彈奏音樂出現(xiàn)了噪音現(xiàn)象， 經(jīng)過仔細檢查所有程序，發(fā)現(xiàn)了問題出現(xiàn)在分頻模塊的編寫上，最終把這問題解決了 。在此謹向 曾 老師致以誠摯的謝意和崇高的敬意。 Quartus II。 USE 。 HANDTOAUTO : IN STD_LOGIC。 END MUSIC。 TONE_KEY_0: OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 AUTO: IN STD_LOGIC。 COMPONENT lianzhu PORT ( CLK :IN STD_LOGIC。 END COMPONENT。 END COMPONENT。 U2:mama PORT MAP(CLK=CLK, TONE_KEY2= TONEKEY, TONE_KEY_0=S3,AUTO=HANDTOAUTO)。 按鍵模塊： LIBRARY IEEE。 ENTITY TONE IS PORT ( INDEX : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 音符的分頻系數(shù) END TONE。139。139。139。139。139。139。139。139。139。039。039。039。039。039。039。039。039。039。 音頻模塊： LIBRARY IEEE。 ENTITY SPEAKER IS PORT ( CLK1 : IN STD_LOGIC。 ARCHITECTURE BEHAVIORAL OF SPEAKER IS SIGNAL PRECLK, FULLSPKS:STD_LOGIC。 IF COUNT11 THEN PRECLK=39。EVENT AND CLK1=39。 END PROCESS P1。139。 ELSE COUNT11:=COUNT11+1。 END IF。 BEGIN IF FULLSPKS39。 19 IF COUNT2=39。 ELSE SPKS=39。 IF TONE1=2047 THEN COUNT2:=39。 END BEHAVIORAL。 END IF。 END IF。 THEN SPKS=39。139。 P3:PROCESS(FULLSPKS) 此進程對 FULLSPKS 進行 2 分頻 VARIABLE COUNT2: STD_LOGIC:=39。039。 FULLSPKS=39。 BEGIN IF PRECLK39。 THEN COUNT:=COUNT+1。 COUNT:=0。 BEGIN PRECLK=39。 音符分頻系數(shù) SPKS : OUT STD_LOGIC)。 USE 。 END PROCESS。 TUNE_SEG=0。 TUNE_SEG=6。 TUNE_SEG=7。 TUNE_SEG=6。 TUNE_SEG=5。 TUNE_SEG=4。 TUNE_SEG=3。 TUNE_SEG=2。 TUNE_SEG=1。 TUNE_SEG=5。 TUNE_SEG=7。 TUNE_SEG=6。 TUNE_SEG=5。 TUNE_SEG=4。 TUNE_SEG=3。 TUNE_SEG=2。 TUNE_SEG=1。 TUNE_SEG=0。 音符顯示信號 HIGH : OUT STD_LOGIC。 USE 。 U4:MUX21 PORT MAP(a=S1, b= S2