【正文】 度傳感器、高溫觸發(fā)器 TH 和低溫觸發(fā)器 TL。 系統(tǒng)硬件 結(jié)構(gòu)框圖如 圖 。 Quartus 平臺(tái)與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合， 可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。最重要的是 Quartus II 還特別容易學(xué)習(xí)與操作，所以，深受開發(fā)者的歡迎。該軟件有如下幾個(gè)顯著的特點(diǎn)： Quartus II 的優(yōu)點(diǎn) 該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA 工具軟件。 Quartus II 介紹 Max+ plus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 DS18B20 不需要模擬轉(zhuǎn)數(shù)字電路，只需要一個(gè)元件即可測(cè)溫，此器件還具有成本低、精確度高、信號(hào)線距離山東 科技大學(xué)學(xué)士 學(xué)位 論文 總體方案的論證 7 遠(yuǎn)等特點(diǎn)。在 4V到 30V 電壓之間，此器件相當(dāng)于一個(gè)高阻抗的恒流源。其框圖 如圖 所示 。 方案一：此方案是基于單片機(jī)設(shè)計(jì)數(shù)字溫度計(jì)，使用的是 AT89C51 單片機(jī)處理各個(gè)單元電路的工作。 第五部分為整個(gè)設(shè)計(jì)的總體編譯、結(jié)果與分析。 論文結(jié)構(gòu)安排 本論文各部分內(nèi)容如下： 第一部分對(duì)課題的背景及意義進(jìn)行研究，了解課題相關(guān)技術(shù)的發(fā)展，最后概述了該課題的主要內(nèi)容和研究方法。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)溫度計(jì)的要求也越來(lái)越高，不管在哪里，人們都想知道此刻的溫度和天氣狀況等一些信息，傳統(tǒng)的溫度計(jì)由于它的局限性以及不方便性，已不能滿足人們的需求。 EDA 技術(shù)以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式山東 科技大學(xué)學(xué)士 學(xué)位 論文 緒論 3 設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡(jiǎn)，邏輯分割，邏輯映射，編程下載等工作。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷巩a(chǎn)品的性能提高，體積縮小，功耗降低。利用 FPGA 設(shè)計(jì)產(chǎn)品能夠有效避免很多前期的風(fēng)險(xiǎn)投資，并且在軟件階段就可以準(zhǔn)確評(píng)估出設(shè)計(jì)的正確性，從而極大的提高產(chǎn)品開發(fā)效率。因此，在這種情況下，研究人員要是想進(jìn)一步的提升技術(shù)，就不得不冒著犧牲機(jī)器性能的風(fēng)險(xiǎn)來(lái)擴(kuò)展外部硬件電路，顯然用這種傳統(tǒng)的方法設(shè)計(jì)數(shù)字溫度計(jì)，既具有局限性又具有一定的難度，所以我們要尋找一種新的設(shè)計(jì)方法來(lái)替代這種傳統(tǒng)的研究方法。本課題 旨在 分析和設(shè)計(jì)數(shù)字化溫度 測(cè)控系統(tǒng)。 Dallas Semiconductor 公司 推出的數(shù)字式溫度傳感器 DS18B20 采用 數(shù)字化一線總線計(jì)數(shù)具有很多的優(yōu)異特性。溫度 傳感器 的應(yīng)用涉及機(jī)械制造 、 工業(yè)過(guò)程控制 、 汽車電子產(chǎn)品 、 消費(fèi)電子產(chǎn)品 和 專用設(shè)備等各個(gè)領(lǐng)域 。該系統(tǒng)軟件設(shè)計(jì)通過(guò) Verilog HDL 語(yǔ)言進(jìn)行編譯。 摘要 本論文介紹了一個(gè)基于 FPGA 的數(shù)字溫度計(jì)電路的設(shè)計(jì)與實(shí)現(xiàn)。這次設(shè)計(jì)相比于 傳統(tǒng)的數(shù)字溫度計(jì) 具有結(jié)構(gòu)簡(jiǎn)單，抗干擾能力強(qiáng)，功耗小，可靠性高，反應(yīng)時(shí)間短等優(yōu)點(diǎn)。 傳統(tǒng)的 常用 溫度傳感器有 熱電偶 、電阻溫度計(jì) RTD 和 NTC 熱敏電阻等。其一 ， 它將控制線、地址線、數(shù)據(jù)線合成一根導(dǎo)線，允許在同一根導(dǎo)線上掛接多個(gè)控制對(duì)象，形成多點(diǎn)一 線 總線測(cè)控系統(tǒng)。本系統(tǒng) 采用 FPGA 實(shí)現(xiàn)一個(gè) 數(shù)字溫度計(jì) ， 采用 Verilog HDL 作為開發(fā) 語(yǔ)言 ，實(shí)現(xiàn)對(duì)溫度的測(cè)量。 FPGA 是 Xilinx 公司率先提出的概念，又名現(xiàn)場(chǎng)可編程門陣列，它是以山東 科技大學(xué)學(xué)士 學(xué)位 論文 緒論 2 PAL 等可編程器件為基礎(chǔ)發(fā)展起來(lái)的一種高密度可編程邏輯器件，作為一種半定制電 路， FPGA 彌補(bǔ)了定制電路的不足之處，并且在結(jié)構(gòu)上能夠?qū)崿F(xiàn)復(fù)雜系統(tǒng)所需要的主要功能，此外，使用 FPGA 設(shè)計(jì)產(chǎn)品也非常便利。 綜上所述， FPGA 是原型設(shè)計(jì)最理想的載體。同時(shí)，廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù) [2]。溫度計(jì)等待一次革命，不管在性能還是在樣式上它都將發(fā)生質(zhì)的變化，于是數(shù)字溫度計(jì)的時(shí)代悄然來(lái)臨。 第二部分通過(guò)與單片機(jī)設(shè)計(jì)方案進(jìn)行比較，得到用 FPGA 設(shè)計(jì)本課題更加合理的結(jié)論，再將 AD590 與 DS18B20 溫度傳感器進(jìn)行簡(jiǎn)單比較后，得出用 DS18B20 更具有優(yōu)越性，最后介紹本課題最重要的工具 Quartus II。 最后對(duì)整個(gè)課題進(jìn)行總結(jié)，研究其不足之處 。本方案采用的是 AD590 溫度傳感器，首先通過(guò)溫度系統(tǒng)采集相關(guān)溫度數(shù)據(jù)，然后經(jīng)過(guò) A/D 轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換，將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，并將轉(zhuǎn)換后的數(shù)字信號(hào)直接送給單片機(jī)，再由單片機(jī)控制顯示。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 總體方案的論證 6 圖 基于 FPGA 的數(shù)字溫度計(jì)系統(tǒng)框圖 溫度傳感器的選擇 溫度傳感器的主要作用是感受溫度并將感受到的溫度轉(zhuǎn)化成可用輸出信號(hào)，它是溫度測(cè)量?jī)x器的核心部分。AD590 具有精度高、線性好等特點(diǎn)，另外它還可以承受 4V正向電壓和 20V反向電壓，所以當(dāng)器件反接時(shí)不會(huì)被損壞。 總而言之， DS18B20 的優(yōu)點(diǎn)可以彌補(bǔ) AD590 的缺點(diǎn)， DS18B20 溫度傳感器不需要 A/D 轉(zhuǎn)換直接可以與 FPGA 芯片相連，因此，此次課題我們將采用 DS18B20 作為溫度傳感器。目前 Altera 已經(jīng)停止了對(duì) Max+ plus II 的更新支持。該軟件具有開放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等特點(diǎn)，支持原理圖、VHDL、 Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi) 嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 Quartus II 對(duì)器件的支持 Quartus II 支持 Altera 公司的 MAX 3000A 系列、 MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系 列、 APEX 20K 系列、 APEX II 系列、 FLEX 6000 系列、 FLEX 10K 系列，支持 MAX7000/MAX3000 等乘積項(xiàng)器件。 Quartus II 對(duì)第三方 EDA 工具的支持 對(duì)第三方 EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使山東 科技大學(xué)學(xué)士 學(xué)位 論文 總體方案的論證 9 用熟悉的第三方 EDA 工具。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 DS18B20FPGALED 數(shù) 碼 管 圖 系統(tǒng) 硬件結(jié)構(gòu)框圖 溫度采集模塊 鑒于要測(cè)量溫度，而開發(fā)板沒有測(cè)量溫度的設(shè)備，所以最基本是要添加外設(shè)數(shù)字 溫度傳感器 DS18B20。 64山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 11 位光刻 ROM 是溫度敏感元件，其中包含了 DS18B20 唯一的序列號(hào)（唯一的名字）。從圖中可以看出隨著溫 度的變化，低溫度系數(shù)晶振的振蕩頻率基本不會(huì)發(fā)生變化，減法計(jì)數(shù)器 1 接收到的信號(hào)是用于產(chǎn)生固定頻率的脈沖信號(hào)；溫度對(duì)高溫度系數(shù)晶振的振蕩頻率的影響很大，因此，減法計(jì)數(shù)器 2 的脈沖輸入就是其所產(chǎn)生的信號(hào)。其中，斜率累加器的作用是修正預(yù)置值，只要計(jì)數(shù)器一直沒有被關(guān)閉，那么就重復(fù)以上的過(guò)程，直到溫度寄存器與被測(cè)溫度值一致 [5]。 初始化時(shí)序 初始化時(shí)序中，控制器發(fā)送一個(gè) 480us960us 的低電平的復(fù)位信號(hào)，然后釋放總線，也就是總線為高電平，此時(shí)，控制器準(zhǔn)備接收 DS18B20 的反應(yīng)信號(hào)，當(dāng)總線釋放后，如果存在 DS18B20，那么 DS18B20 將在 1560us內(nèi)發(fā)送一個(gè)持續(xù) 60240us 的反應(yīng)信號(hào)，如圖 所示 。 讀時(shí)序 讀時(shí)序時(shí)，總線拉低電平大于 1us 后，然后釋放總線準(zhǔn)備接收 DS18B20山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 14 傳來(lái)的數(shù)據(jù)， DS18B20 將在總線拉低后 15us 之內(nèi)將數(shù)據(jù)傳到總線上，因此，控制器必須在拉低電平然后釋放總線 15us 之內(nèi)采樣總線上的數(shù)據(jù)。使用 VDD 引腳接外部電源供電的優(yōu)點(diǎn)在于 I/O 線上不需要在溫度變換期間保持高電平。最 高位為符號(hào)位，正溫度 S=0 如 0550H 為+85 度， 0191H 為 度， FC90H 為 55 度，如圖 所示 。讀取 48 位 ID 號(hào)和讀取溫度轉(zhuǎn)換結(jié)果過(guò)程中， FPGA 還要實(shí)現(xiàn) CRC 校驗(yàn)碼的計(jì)算，保證通信數(shù)據(jù)的可靠性。在此發(fā)展過(guò)程中， PLD 強(qiáng)大的功能使得它被廣泛應(yīng)用于生活之中。燒山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 16 入后的 PROM 在斷電后可以保存數(shù)據(jù)。 圖 PLA 的結(jié)構(gòu)示意圖 PAL 是在 PLA 的基礎(chǔ)上發(fā)展起來(lái)的一個(gè)新版本，它們的共同點(diǎn)是都含有“與”陣列。 可編程邏輯器件的分類 由于可編程邏輯器件供應(yīng)廠家非常多，而且名稱也不盡相同，因此有不同的分類方法。其具體的劃分如圖 所示。如今，靜態(tài)隨機(jī)存取存儲(chǔ)器結(jié)構(gòu)（ SRAM）被應(yīng)用于大部分產(chǎn)品中，所以重復(fù)可編程器件能夠?qū)崿F(xiàn)無(wú)限次編程。邏輯單元的主體是由“與或陣列”組成的，我們可以通過(guò)“與或陣列”來(lái)實(shí)現(xiàn)所需要的功能。原先， CPLD 具有可擦除、可編程的功能，其結(jié)構(gòu)和 PAL/GAL相似，但是 CPLD 的集成度比它們要高很多。 圖 基于乘積項(xiàng)陣列型 CPLD 的基本結(jié)構(gòu)示意 圖 山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的硬件設(shè)計(jì) 19 20 世紀(jì) 80 年代中期，美國(guó) Xilinx公司創(chuàng)建了高密度可編程器件 FPGA。 可編程布線資源（ PI）、可配置邏輯模塊（ CLB）、可編程輸入 \輸出模塊（ IOB）三部分構(gòu)成了基于 SRAM 編程的 FPGA。 可編程邏輯器件的應(yīng)用 隨著電子技術(shù)的迅猛發(fā)展， 目前的 FPGA 和 CPLD 器件在可靠性、集成度、速度以及功能等方面能夠滿足許多場(chǎng)合的要求。如移動(dòng)電話、調(diào)制解調(diào)器、雷達(dá)等設(shè)備。如果在設(shè)計(jì)完成后不能滿足設(shè)計(jì)要求，那么就必須進(jìn)行重新設(shè)計(jì)和驗(yàn)證，這樣做不僅會(huì)使得產(chǎn)品開發(fā)時(shí)間變長(zhǎng)，還會(huì)極大增加產(chǎn)品的開發(fā)費(fèi)用。由于 PLD 幾乎能夠構(gòu)成所有的中規(guī)模組合集成電路，因此，把 PLD 應(yīng)用在數(shù)字電路實(shí)驗(yàn)中，可以大大減少器材選購(gòu)和經(jīng)費(fèi)開支，把實(shí)驗(yàn)操作變得簡(jiǎn)單化。整個(gè)系統(tǒng)可以集成在一片芯片上，因此，它具有功耗低、可靠性高和體積小等特點(diǎn)。 Verilog HDL最初的目的是為了設(shè)計(jì)大規(guī)模及超大規(guī)模集成電路，在工程應(yīng)用上， Verilog HDL 語(yǔ)言需要 EDA 工具的支持。 數(shù)碼管按段數(shù)分 為 七段數(shù)碼管和八段 數(shù) 碼管，八段數(shù)碼管 比 七段數(shù)碼管多一個(gè)發(fā)光二極管單元（多一個(gè)小數(shù)點(diǎn)顯示）；按能顯示多少個(gè) ―8‖可分為 1 位、 2 位、 4 位等等數(shù)碼管 ； 按發(fā)光二極管單元連接方式分為共陽(yáng)極數(shù)碼管和共陰極數(shù)碼管。共陰數(shù)碼管是指將所有發(fā)光二極管的陰極接到一起形成公共陰極 (COM)的數(shù)碼管。 LED 數(shù)碼管常用段數(shù)一般為 7 段有的另加一個(gè)小數(shù)點(diǎn)，還有一種是類似于 3 位 ―+1‖型。 LED 數(shù)碼管廣泛用于儀表，時(shí)鐘，車站，家電等場(chǎng)合 。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的總體模塊設(shè)計(jì) 24 4 系統(tǒng)總體模塊設(shè)計(jì) 傳統(tǒng)的硬件電路設(shè)計(jì)方法已經(jīng)隨著 Verilog HDL 語(yǔ)言的出現(xiàn)，被其新生的自上而下設(shè)計(jì)方法所替代，自上而下的設(shè)計(jì)方法是先將需要設(shè)計(jì)的內(nèi)容細(xì)化，分成各個(gè)小模塊，設(shè)計(jì)完各個(gè)小模塊后再對(duì)系統(tǒng)硬件進(jìn)行整體設(shè)計(jì)。 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。因此，用這種語(yǔ)言編寫的模型能夠使用 Verilog 仿真器