【正文】 進(jìn)行驗(yàn)證。 Verilog HDL 語言最初是于 1983 年由 Gateway Design Automation 公司為其模擬 器產(chǎn)品開發(fā)的硬件建模語言。 Open Verilog International （ OVI）是促進(jìn) Verilog 發(fā)展的國際性組織。 Verilog的設(shè)計(jì)初衷是成為一種基本語法與 C 語言 相近的硬件描述語言。另外，作為一種與普通計(jì)算機(jī)編程語言不同的硬件描述語言，它還具有一些獨(dú)特的語言要素，例如向量形式的線網(wǎng)和寄存器、過程中的非阻塞賦值等。 D S 1 8 B 2 0 驅(qū) 動 程 序分 頻 模 塊 數(shù) 制 轉(zhuǎn) 換 模 塊 顯 示 模 塊圖 系統(tǒng)的 總框圖 山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的總體模塊設(shè)計(jì) 26 DS18B20驅(qū)動模塊 DS18B20 驅(qū)動模塊是總程序， 調(diào)用三個(gè) 子程序，從而達(dá)到溫度的顯示 。 從分頻模塊的 clk_1m 輸出 1MHz 到通信模塊的 clk 作為時(shí)鐘信號；根據(jù)DS18B20 所遵循的初始化時(shí)序、讀時(shí)序、寫時(shí)序等通信協(xié)議將程序完成；將獲取的 12 位的溫度信號傳送給下一個(gè)模塊 [10]。 2 原理 分析 山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的總體模塊設(shè)計(jì) 27 系統(tǒng)時(shí)鐘信號進(jìn)入分頻模塊 clk 引腳，經(jīng)過分頻后得到信號 clk_1m 和clk_1k 輸出。 圖 數(shù)制轉(zhuǎn)換模塊 1 端口 說明 data[15..0]：輸入 16 位數(shù)據(jù) bcd_out[11..0]： 輸出 12 位數(shù)據(jù) 2 原理分析 圖 中， data[15..0]表示 從 DS18B20 獲取的 16 位 數(shù) 據(jù)， 前 4 位 表示溫度的 正負(fù)號 ， 后 12 位表示數(shù)據(jù) ， 本次試驗(yàn)顯示忽略了小數(shù)位和 負(fù) 號，只取整數(shù)位，那么只取 data[10:4]這 7 位，便是溫度的整數(shù)值。數(shù)碼管動態(tài)顯示接口是應(yīng)用最為廣泛的一種顯示方式之一，動態(tài)驅(qū)動是將所有數(shù)碼管的 8 個(gè)顯示筆劃 a,b,c,d,e,f,g,dp的同名端連在一起，另外為每個(gè)數(shù)碼管的公共極 COM 增加位選通控制電路，位選通由各自獨(dú)立的 I/O 線控制，當(dāng) FPGA 輸出字形碼時(shí)，所有數(shù)碼管都接收到相同的字形碼，但究竟是那個(gè)數(shù)碼管會顯示出字形，取決于FPGA 對位選通 COM 端電路的控制，所以我們只要將需要顯示的數(shù)碼管的選通控制打開，該位就顯示出字形，沒有選通的數(shù)碼管就不會亮。 圖 顯示 模塊 1 端口說明 山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的總體模塊設(shè)計(jì) 29 clk： 輸入 clk_1k 的時(shí)鐘信號； rst： 復(fù)位信號 data[11..0]：進(jìn)制轉(zhuǎn)換出的 12 位數(shù)據(jù) seg[7..0]：段選信號； en[1..0]：位選信號。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 整體編譯結(jié)果與分析 30 5整體編譯結(jié)果與分析 設(shè)計(jì)采用 FPGA 器 件和 DS18B20 實(shí)現(xiàn)溫度測量儀， FPGA 電路板主要由 FPGA 器件、時(shí)鐘電路、下載電路、電源電路、顯示電路、指示燈和按鍵等構(gòu)成。 編譯成功后的界面如圖 所示。 將 FPGA 的下載數(shù)據(jù)線一端連接 FPGA 電路板，一端接計(jì)算機(jī) USB 口，在命令欄里 Programmer 項(xiàng)，在彈出的窗口中選擇 Hardware Setup，確認(rèn)計(jì)算機(jī)已與開發(fā)板連接好后，點(diǎn)擊 Start 開始下載運(yùn)行。 解決：重新選擇正確的器件并全部編譯后再下載。 解決 ： 重新連接引腳并編譯后下載 ，就可以 正常 顯示數(shù)據(jù)了。剛開始著手本課題時(shí)，就遇到了很多困難，譬如根據(jù)自上而下的設(shè)計(jì)方法，要將整個(gè)設(shè)計(jì)分模塊設(shè)計(jì)分為幾個(gè)模塊，各個(gè)模塊的功能分別是什么，各個(gè)模塊用 Verilog HDL 語言怎么描述出來。 本設(shè)計(jì)是采用硬件描述語言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù) 字溫度計(jì)的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。當(dāng)我懷著激動忐忑的心情完成這篇論文時(shí)，我也蛻變成了一個(gè)成熟的青年。所以我要感謝爸爸媽媽，感謝他們?yōu)槲易龅囊磺小? 書到用時(shí)方恨少，在寫這篇論文的時(shí)候我終于體會到了這句話的含義，我的知識水平還非常貧瘠，以后我會多看書多學(xué)習(xí)，即使畢業(yè)了也不能丟掉學(xué)習(xí)。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 附錄 38 wire clk_1k。 reg[8:0] state。 //寫到傳感器的數(shù)據(jù) reg[7:0] data_r。 wire[11:0] bcd。 parameter RESET1 = 939。b0_0000_1000, // 寫入溫度轉(zhuǎn)換命令WRITE_CC2 = 939。b0_1000_0000, // 讀入第二個(gè)字節(jié) WAIT_800MS = 939。 disp uu2( .rst(rst), //數(shù)碼管顯示 .clk(clk_1k), .data(bcd), .seg(seg), .en(en) )。 end else case(state) RESET1: begin //第一次復(fù)位 t = t + 1。 end else if(t 39。 data_w = 839。 if(t 39。d60) begin dq_out = data_w[t_bit]。 t_bit = t_bit + 1。 data_w = 839。d5) begin link = 1。 end else i。 end else if(t 39。 end end end WRITE_44: begin //寫入溫度轉(zhuǎn)換命令 t = t + 1。d7) begin state = WRITE_44。d65) begin link = 0。 dq_out = 0。 山東 科技大學(xué)學(xué)士 學(xué)位 論文 附錄 40 t_bit = 0。 end else begin t = 0。d500) begin link = 1。 //若最高位為 1，則溫度為負(fù)，取反加 1 always (posedge clk_1m or negedge rst) begin if(~rst) begin t = 0。 // 等待 800ms clk_gen uu0( .rst(rst), .clk(clk), //產(chǎn)生 1k 和 1m 時(shí)鐘 .clk_1k(clk_1k), .clk_1m(clk_1m) )。b0_0010_0000, // 寫入讀命令 READ1 = 939。b0_0000_0010, // 復(fù)位 2 WRITE_CC1 = 939。bz。 reg dq_out。 reg[2:0] t_bit。 //1us 時(shí)鐘，用于控制傳感器讀寫時(shí)序 reg[15:0] temp。 最后，向所有評閱論文的老師表示最誠摯的謝意。這里的老師和同學(xué)都非常友善，在完成這篇論文的過程中我遇到了很多問題，當(dāng)我請教他們時(shí)，他們都會耐心的講解給我聽，尤其是指導(dǎo)老師給了我很大的幫助。同時(shí)也要感謝這一路陪伴我的那些人。 山東 科 技大學(xué)學(xué)士 學(xué)位 論文 參考文獻(xiàn) 35 參考文獻(xiàn) [1] 周景潤 .基于 Quartus 的 FPGA 數(shù)字系統(tǒng)設(shè)計(jì) [M]. 北京：電子工業(yè)出版社， 2020： 212–306. [2] Mark Zwolinski. Verilog HDL 數(shù)字系統(tǒng)設(shè)計(jì) [M]. 北京：電子工業(yè)出版社，2020. [3] 陽星明 . 數(shù)字邏輯 [M]. 武漢：華中科技大學(xué)出版社 ， 2020。 雖然已經(jīng)基本完成本次課題，并且通過仿真驗(yàn)證了實(shí)驗(yàn)結(jié)果，但是本次課題的設(shè)計(jì)也有不足之處，例如，本次做的 課題數(shù)字溫度計(jì) 是 有線的，如果可以做成 無線的， 這樣會有更加廣泛的用途。 解決 ： FPGA 芯片引腳電壓低， 跟 DS18B20 的 數(shù)據(jù)口連接時(shí) 電壓 不足以 驅(qū)動 DS18B20，如果加一個(gè) 10KΩ 的上拉電阻，就可以 正常 顯示溫度了。 解決：因?yàn)閯討B(tài)選擇數(shù)碼管的頻率過快，把分頻器的分頻時(shí)間調(diào)到 1KHz即可。由實(shí)測知，當(dāng)前室溫為 28℃。 如果工程中的文件有錯(cuò)誤，錯(cuò)誤提示將在 processing 欄里顯示，只要雙擊錯(cuò)誤提示，就可以在對應(yīng)的 Verilog HDL文件中看到錯(cuò)誤， 修改至完全正確即可。在設(shè)計(jì)溫度傳感器部分時(shí)，由于 DS18B20 進(jìn)行精確轉(zhuǎn)換時(shí)需要 I/O引腳保持大電流供電，這樣對 FPGA 芯片引腳造成很大壓力，所以要使DS18B20 的 VDD 引腳接外部電源。因此個(gè)位和十位都是按照八段譯碼的原則將 0～ 9 之間的數(shù)字顯示出來。在輪流顯示過程中，每位數(shù)碼管的點(diǎn)亮?xí)r間為 1～ 2ms，由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝 效應(yīng)，盡管實(shí)際上各位數(shù)碼管并非同時(shí)點(diǎn)亮，但只要掃描的速度足夠快，給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù)，不會有閃爍感，動態(tài)顯示的效果和靜態(tài)顯示是一樣的， 缺點(diǎn)就是 亮度稍低，但是它能夠節(jié)省大量的 I/O 端口，而且功耗更低。 數(shù)制轉(zhuǎn)換模塊 用 Verilog HDL 語言描述，見附錄 B。 分頻模塊 用 Verilog HDL 語言描述，見附錄 B。針對 50MHz 的時(shí)鐘頻率進(jìn)行分頻產(chǎn)生 1MHz 頻率控制信號和 1KHz 頻率 掃描信號， 分頻模塊如圖 所示。 DS18B20 遵循相應(yīng)的通信協(xié)議從而保證數(shù)據(jù)傳輸?shù)恼_性和完整性。 軟件程序設(shè)計(jì) 根據(jù)系統(tǒng)的設(shè)計(jì)要求，將程序部分設(shè)計(jì)分為 4 個(gè)模塊，包括分頻模塊、DS18B20 驅(qū)動模塊、數(shù)制轉(zhuǎn)換模塊、顯示模塊，如圖 所示。一種與 C 語言相似的硬件描述語言，可以讓電路設(shè)計(jì)人員更容易學(xué)習(xí)和接受。這一努力最后獲得成功， Verilog 語言于 1995 年成為 IEEE 標(biāo)準(zhǔn)，稱為 IEEE Std1 364－ 1995。由于他們的模擬、仿真器產(chǎn)品的廣泛使用， Verilog HDL 作為一種便于使用且實(shí)用山東 科技大學(xué)學(xué)士 學(xué)位 論文 系統(tǒng)的總體模塊設(shè)計(jì) 25 的語言逐漸為眾多設(shè)計(jì)者所接受。但是， Verilog HDL 語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制 和運(yùn)行。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。下面將介紹常用 LED 數(shù)碼管內(nèi)部引腳圖片 。 共陰和共陽極數(shù)碼管的內(nèi)部電路 ， 它們的發(fā)光原理是一樣的，只是它們的電源極性不同而已。當(dāng)某一字段的陽極為低電平時(shí)，相應(yīng)字段就不亮。共陽數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極 COM 接到+5V，當(dāng)某一字段發(fā)光二極管的陰極為低電平時(shí)，相應(yīng)字段就點(diǎn)亮。如圖 是 Verilog HDL 工程設(shè)計(jì)流程?？傊?，不論被應(yīng)用在什么領(lǐng)域，使用 EDA 技術(shù)都能為人們帶來很多方便 [9]。所謂 EDA 技術(shù)，簡單的說，它的發(fā)展是以計(jì)算機(jī)為平臺，用來發(fā)展 的工具是 EDA 軟件，并且設(shè)計(jì)硬件描述語言，最后由計(jì)算機(jī)自動完成編譯、布局、仿真測試等一連串的步驟，最終設(shè)計(jì)出電子產(chǎn)品的自動化設(shè)計(jì)過程。因此，采用可編程邏輯器件能夠使得開發(fā)成本降低同時(shí)能夠縮短 研制時(shí)間。因此，使用FPGA/CPLD 設(shè)計(jì) DSP 系統(tǒng)，既可以縮小系統(tǒng)體積又可以提高系統(tǒng)的工作速度。 （ 1） PLD 在電子技術(shù)領(lǐng)域中的應(yīng)用 在通信領(lǐng)域中， CPLD 和 FPGA 在集成度、功能和性能上的優(yōu)勢可以滿足通信系統(tǒng)功能更強(qiáng)、體積更小、速度更快和功耗更低等要求。其中，用戶指定的邏輯功能是通過 CLB 實(shí)現(xiàn)的；內(nèi)部邏輯陣列和外部引腳之間的一個(gè)可編程接口是由 IOB 提供的； CLB 與 CLB 和 CLB 與 IOB之間的連