【正文】 定為單向輸出模式 可以通過(guò)此端口將信號(hào)輸出設(shè)計(jì)實(shí)體 或者說(shuō)可以將設(shè)計(jì)實(shí)體中的信號(hào)向此端口賦值。 ? 一個(gè)實(shí)體通常有一個(gè)或多個(gè)端口 端口類似于原理圖部件符號(hào)上的管腳 實(shí)體與外界交流的信息必須通過(guò)端口通道流入或流出。 u2: andn GENERIC MAP (n =5) ? PORT MAP (a(0)=d3,a(1)=d4,a(2)=d5, ? a(3)=d6,a(4)=d7, c=q2)。 ? PORT(a: IN STD_LOGIC_VECTOR(n1 DOWNTO 0)。 ? ENTITY exn IS ? PORT(d1,d2,d3,d4,d5,d6,d7 : IN STD_LOGIC。 ? END PROCESS。039。 ? FOR i IN a39。 ? END。 ? USE 。因此，設(shè)計(jì)者可以從外面通過(guò)類屬參量的重新設(shè)定而容易地改變一個(gè)設(shè)計(jì)實(shí)體或一個(gè)元件的內(nèi)部電路結(jié)構(gòu)和規(guī)模。 ? COMPONENT h_adder 元件調(diào)用說(shuō)明 ? PORT ( a b : IN STD_LOGIC 。 第 3章 VHDL程序結(jié)構(gòu) ? 1. 實(shí)體語(yǔ)句結(jié)構(gòu) ? 以下是實(shí)體說(shuō)明單元的常用語(yǔ)句結(jié)構(gòu)： ? ENTITY 實(shí)體名 IS ? [GENERIC ( 類屬表 ) ； ] ? [PORT ( 端口表 ) ； ] ? END ENTITY 實(shí)體名； ? 實(shí)體說(shuō)明單元必須按照這一結(jié)構(gòu)來(lái)編寫 實(shí)體應(yīng)以語(yǔ)句 ENTITY 實(shí)體名 IS 開(kāi)始，以語(yǔ)句 END ENTITY 實(shí)體名 結(jié)束。設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)結(jié)構(gòu)體，用于描述此設(shè)計(jì)實(shí)體的邏輯結(jié)構(gòu)和邏輯功能，對(duì)于外界來(lái)說(shuō) 這一部分是不可見(jiàn)的。 第 3章 VHDL程序結(jié)構(gòu) ? 實(shí)體（ ENTITY） ? 實(shí)體作為一個(gè)設(shè)計(jì)實(shí)體的組成部分，其功能是對(duì)這個(gè)設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口描述。 第 3章 VHDL程序結(jié)構(gòu) 圖 31 VHDL程序設(shè)計(jì)基本結(jié)構(gòu) 第 3章 VHDL程序結(jié)構(gòu) ? 在 VHDL 程序中 實(shí)體 ENTITY 和結(jié)構(gòu)體 ARCHITECTURE 這兩個(gè)基本結(jié)構(gòu)是必需的 它們可以構(gòu)成最簡(jiǎn)單的 VHDL 程序。通常，最簡(jiǎn)單的 VHDL 程序結(jié)構(gòu)中還應(yīng)包括另一重要的部分，即庫(kù) LIBRARY和程序包 PACKAGE 一個(gè)實(shí)用的 VHDL 程序可以由一個(gè)或多個(gè)設(shè)計(jì)實(shí)體構(gòu)成，可以將一個(gè)設(shè)計(jì)實(shí)體作為一個(gè)完整的系統(tǒng)直接利用，也可以將其作為其它設(shè)計(jì)實(shí)體的一個(gè)低層次的結(jié)構(gòu) 即元件來(lái)例化。實(shí)體是設(shè)計(jì)實(shí)體的表層設(shè)計(jì)單元，實(shí)體說(shuō)明部分規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號(hào)或引腳。 ? 不同邏輯功能的設(shè)計(jì)實(shí)體可以擁有相同的實(shí)體描述。其中的實(shí)體名可以由設(shè)計(jì)者自己添加，中間在方括號(hào)內(nèi)的語(yǔ)句描述，在特定的情況下并非是必需的。 ? co so : OUT STD_LOGIC )。 ? 類屬說(shuō)明的一般書寫格式如下： ? GENERIC([ 常數(shù)名：數(shù)據(jù)類型 [ : 設(shè)定值 ] ? { 常數(shù)名 ：數(shù)據(jù)類型 [ : 設(shè)定值 ] } ) ； 第 3章 VHDL程序結(jié)構(gòu) ? 程序 32 ? ENTITY mcu1 IS ? GENERIC (addrwidth : INTEGER := 16)。 ? ENTITY andn IS ? GENERIC ( n : INTEGER )。 ? ARCHITECTURE behav OF andn IS ? BEGIN ? PROCESS (a) ? VARIABLE int : STD_LOGIC。LENGTH 1 DOWNTO 0 LOOP ? IF a(i)=39。 ? END IF。 ? END。 ? q1,q2 : OUT STD_LOGIC)。 ? c: OUT STD_LOGIC)。 ? END。 第 3章 VHDL程序結(jié)構(gòu) ? 端口對(duì)應(yīng)于器件符號(hào)的外部引腳。 ? INOUT：模式 INOUT 定義的通道確定為輸入輸出雙向端口， 即從端口的內(nèi)部看可以對(duì)此端口進(jìn)行賦值，也可以通過(guò)此端口讀入外部的數(shù)據(jù)信息。 高 8位地址線 ? RD WR : IN STD_LOGIC。1‘) ? THEN LATCH_OUT2 = P0。139。 寄存器中的數(shù)據(jù)輸入 P0口 ,由 P0向外輸出 ? ELSE P0 = ZZZZZZZZ 。 BUFFER 模式從本質(zhì)上將仍是 OUT 模式，只是在內(nèi)部結(jié)構(gòu)中具有將輸出至外端口的信號(hào)回讀的功能，即允許內(nèi)部回讀輸出的信號(hào) ,即允許反饋，如計(jì)數(shù)器的設(shè)計(jì)，可將計(jì)數(shù)器輸出的計(jì)數(shù)信號(hào)回讀 以作下一計(jì)數(shù)值的初值 與 INOUT 模式相比。 第 3章 VHDL程序結(jié)構(gòu) ? 程序 38 ? LIBRARY IEEE。 ? q2 : OUT STD_LOGIC ? ) 。 THEN ? q1 = 39。039。139。 ? END PROCESS。 ? ENTITY bfexp IS ? PORT(clk,rst,din : IN STD_LOGIC 。 ? ARCHITECTURE behav1 OF bfexp IS ? SIGNAL qbuf : STD_LOGIC。039。 。 THEN ? qbuf = din 。 將緩沖信號(hào) qbuf中的數(shù)據(jù)向 q1賦值 ,并由此輸出 ? END PROCESS。 ? 以各種不同的描述風(fēng)格表達(dá)的功能描述語(yǔ)句 它們包括各種形式的順序描述語(yǔ)句和并行描述語(yǔ)句。 第 3章 VHDL程序結(jié)構(gòu) ? 在電路中，如果實(shí)體代表一個(gè)器件符號(hào)，則結(jié)構(gòu)體描述了這個(gè)符號(hào)的內(nèi)部行為。 第 3章 VHDL程序結(jié)構(gòu) ? 2. 結(jié)構(gòu)體說(shuō)明語(yǔ)句 ? 結(jié)構(gòu)體中的說(shuō)明語(yǔ)句是對(duì)結(jié)構(gòu)體的功能描述，語(yǔ)句中將要用到的信號(hào) (SIGNAL) 、數(shù)據(jù)類型(TYPE)、常數(shù) (CONSTANT)、元件(COMPONENT)、函數(shù) (FUNCTION)和過(guò)程(PROCEDURE)等加以說(shuō)明。這可以看成是結(jié)構(gòu)體的五個(gè)子結(jié)構(gòu)，而在每一語(yǔ)句結(jié)構(gòu)的內(nèi)部可能含有并行運(yùn)行的邏輯描述語(yǔ)句或順序運(yùn)行的邏輯描述語(yǔ)句。 ? (4) 子程序調(diào)用語(yǔ)句用以調(diào)用過(guò)程或函數(shù) 并將獲得的結(jié)果賦值于信號(hào)。 第 3章 VHDL程序結(jié)構(gòu) ? 1. BLOCK 語(yǔ)句的格式 ? BLOCK 語(yǔ)句的表達(dá)格式如下 ? 塊標(biāo)號(hào)： BLOCK [(塊保護(hù)表達(dá)式 )] ? 接口說(shuō)明 ? 類屬說(shuō)明 ? BEGIN ? 并行語(yǔ)句 ? END BLOCK 塊標(biāo)號(hào)； 第 3章 VHDL程序結(jié)構(gòu) ? 作為一個(gè) BLOCK 語(yǔ)句結(jié)構(gòu)，在關(guān)鍵詞 BLOCK 的前面必須設(shè)置一個(gè)塊標(biāo)號(hào)，并在結(jié)尾語(yǔ)句 END BLOCK 右側(cè)也寫上此標(biāo)號(hào) (此處的塊標(biāo)號(hào)不是必需的 )。 第 3章 VHDL程序結(jié)構(gòu) ? 塊的說(shuō)明部分可以定義的項(xiàng)目主要有： ? (1) 定義 USE語(yǔ)句 ? (2) 定義子程序 ? (3) 定義數(shù)據(jù)類型 ? (4) 定義子類型 ? (5) 定義常數(shù) ? (6) 定義信號(hào) ? (7) 定義元件 ? 塊中的并行語(yǔ)句部分可包含結(jié)構(gòu)體中的任何并行語(yǔ)句結(jié)構(gòu)。以下是兩個(gè)使用 BLOCK語(yǔ)句的實(shí)例。 類屬說(shuō)明 ? PORT (b1, b2, b3 : INOUT BIT) 。 定義塊中的局部類屬參量 ? GENERIC MAP (gb1 = l_time,gb2 = s_time) 。 塊結(jié)構(gòu)端口連接說(shuō)明 ? CONSTANT delay : Time := 1 ms 。 ? END BLOCK blk1 。 ? b2 : BLOCK ? SIGNAL s2: BIT 。 ? END BLOCK b2 。 BLOCK 語(yǔ)句的應(yīng)用，包括其中的類屬說(shuō)明和端口定義都不會(huì)影響對(duì)原結(jié)構(gòu)體的邏輯功能的仿真結(jié)果。 after 3 ns 。 ? A3 : out3 = 39。 ? 程序 314 ? a1 : out1 = 39。139。 AFTER 2 ns 。 第 3章 VHDL程序結(jié)構(gòu) ? 進(jìn)程 (PROCESS) ? PROCESS 語(yǔ)句結(jié)構(gòu)包含了一個(gè)代表著設(shè)計(jì)實(shí)體中部分邏輯行為的、獨(dú)立的順序語(yǔ)句描述的進(jìn)程。 第 3章 VHDL程序結(jié)構(gòu) ? PROCESS 結(jié)構(gòu)中的順序語(yǔ)句，及其所謂的順序執(zhí)行過(guò)程只是相對(duì)于計(jì)算機(jī)中的軟件行為仿真的模擬過(guò)程而言的，這個(gè)過(guò)程與硬件結(jié)構(gòu)中實(shí)現(xiàn)的對(duì)應(yīng)的邏輯行為是不相同的。 第 3章 VHDL程序結(jié)構(gòu) ? 順序描述語(yǔ)句部分是一段順序執(zhí)行的語(yǔ)句，描述該進(jìn)程的行為。 第 3章 VHDL程序結(jié)構(gòu) ? 一個(gè)結(jié)構(gòu)體中可以含有多個(gè) PROCESS 結(jié)構(gòu)，每一 PROCESS 結(jié)構(gòu)對(duì)于其敏感信號(hào)參數(shù)表中定義的任一敏感參量的變化，每個(gè)進(jìn)程可以在任何時(shí)刻被激活或者稱為啟動(dòng)。 ? (1) 進(jìn)程說(shuō)明部分主要定義一些局部量 可包括數(shù)據(jù)類型、常數(shù)、變量、屬性、子程序等，但需注意，在進(jìn)程說(shuō)明部分中不允許定義信號(hào)和共享變量。 ? . 子程序調(diào)用語(yǔ)句 對(duì)已定義的過(guò)程和函數(shù)進(jìn)行調(diào)用，并參與計(jì)算。 第 3章 VHDL程序結(jié)構(gòu) ? 程序 315 ? ARCHITECURE s_mode OF stat IS ? BEGIN ? p1 PROCESS ? BEGIN ? WAIT UNTIL clock 。 ? WHEN s2 = output = s3 。 第 3章 VHDL程序結(jié)構(gòu) ? 3. 進(jìn)程要點(diǎn) ? 從設(shè)計(jì)者的認(rèn)識(shí)角度看 VHDL 程序與普通軟件語(yǔ)言構(gòu)成的程序有很大的不同 ,普通軟件語(yǔ)言中的語(yǔ)句的執(zhí)行方式和功能實(shí)現(xiàn)十分具體和直觀， 編程中，幾乎可以立即作出判斷， 但 VHLD程序，特別是進(jìn)程結(jié)構(gòu)，設(shè)計(jì)者應(yīng)當(dāng)從三個(gè)方面去判斷它的功能和執(zhí)行情況 ? 1 基于 CPU的純軟件的行為仿真運(yùn)行方式。它的返回是自動(dòng)的，進(jìn)程只有兩種運(yùn)行狀態(tài)，即執(zhí)行狀態(tài)和等待狀態(tài) 進(jìn)程是否進(jìn)入執(zhí)行狀態(tài) 取決于是否滿足特定的條件，如敏感變量是否發(fā)生變化 如果滿足條件 即進(jìn)入執(zhí)行狀態(tài) 當(dāng)遇到 END PROCESS 語(yǔ)句后即停止執(zhí)行自動(dòng)返回到起始語(yǔ)句PROCESS 進(jìn)入等待狀態(tài)。 第 3章 VHDL程序結(jié)構(gòu) ? (3) 雖然同一結(jié)構(gòu)體中的不同進(jìn)程是并行運(yùn)行的，但同一進(jìn)程中的邏輯描述語(yǔ)句則是順序運(yùn)行的，因而在進(jìn)程中只能設(shè)置順序語(yǔ)句。如果一個(gè)進(jìn)程對(duì)一個(gè)信號(hào)集合總是敏感的 那么 我們可以使用敏感表來(lái)指定進(jìn)程的敏感信號(hào) 但是 在一個(gè)使用了敏感表的進(jìn)程 或者由該進(jìn)程所調(diào)用的子程序 中不能含有任何等待語(yǔ)句。這兩種類型的進(jìn)程設(shè)計(jì)必須密切注意 VHDL 語(yǔ)句應(yīng)用的特殊方面，這在多進(jìn)程的狀態(tài)機(jī)的設(shè)計(jì)中，各進(jìn)程有明確分工。子程序可以在 VHDL程序的 3個(gè)不同位置進(jìn)行定義。 ? 過(guò)程的調(diào)用可通過(guò)其界面提供多個(gè)返回值，或不提供任何值 而函數(shù)只能返回一個(gè)值。因此，在實(shí)用中 要密切關(guān)注和嚴(yán)格控制子程序的調(diào)用次數(shù)。 第 3章 VHDL程序結(jié)構(gòu) ? 1. 函數(shù)首 ? 函數(shù)首是由函數(shù)名、參數(shù)表和返回值的數(shù)據(jù)類型三部分組成的。 ? END IF。 ? END。 ? ... ? END。但要求函數(shù)中定義的操作數(shù)具有不同的數(shù)據(jù)類型，以便調(diào)用時(shí)用以分辨不同功能的同名函數(shù)，即同樣名稱的函數(shù)可以用不同的數(shù)據(jù)類型作為此函數(shù)的參數(shù)定義多次，以此定義的函數(shù)稱為重載函數(shù)。 ? PACKAGE packexp IS 定義程序包 ? FUNCTION max( a,b IN STD_LOGIC_VECTOR) 定義函數(shù)首 ? RETURN STD_LOGIC_VECTOR ? FUNCTION max( a,b IN BIT_VECTOR) 定義函數(shù)首 ? RETURN BIT_VECTOR ? FUNCTION max( a,b IN INTEGER ) 定義函數(shù)首 ? RETURN INTEGER ? END ?