vhdl程序的基本結(jié)構vhdl程序一般由5個部分組成-wenkub
2023-05-21 19:52:11 本頁面
【正文】 準庫 std_logic_1164:定義了 std_logic, std_logic_vector, std_ulogic, std_ulogic_vector 等數(shù)據(jù)類型 VHDL 程序的基本結(jié)構 VHDL程序一般由 5個部分組成： ? Library（庫） ? Package（程序包） ? Entity（實體） ? Architecture（構造體） ? Configuration（配置） 設計實體 實體說明 構造體 設計實體的組成 設計實體 實體說明 構造體 1 有多個構造體的設計實體的組成 構造體 2 構造體 n …… 配 置 設計實體 實體說明 構造體 設計實體的組成 實體說明 Entity 實體名 is [類屬說明 。] End [entity]實體名 。 …)。 模式 : in, out, inout, buffer Inout和 buffer都是雙向端口，但 buffer只能有一個驅(qū)動源 例 : Port (a, b: in bit。只能由并行斷言語句、并行過程調(diào)用語句、被動進程語句組成，且不能在語句中給信號賦值。 構造體－ 構造體說明語句 定義本構造體內(nèi)部使用的信號、常數(shù)、數(shù)據(jù)類型 和函數(shù) 因為它們僅限于內(nèi)部使用，所以沒有也不需要有 方向的說明 構造體－ 功能描述語句 具體描述構造體的行為和結(jié)構。 條件信號賦值語句 目標信號 = 表達式 1 when 條件 1 else 表達式 2 when 條件 2 else …… 表達式 n1 when 條件 n1 else 表達式 n。] [塊說明部分 。 進程語句 [進程標號 :]PROCESS[敏感信號表 ][IS] [進程語句說明部分 。 子程序調(diào)用語句 過程名（參數(shù)表） 。 END 配置名 。 AR
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