vhdl 程序的基本結(jié)構(gòu) vhdl程序一般由5個(gè)部分組成-文庫(kù)吧
2025-04-20 19:52 本頁(yè)面
【正文】 std_logic_vector, std_ulogic, std_ulogic_vector 等數(shù)據(jù)類型 VHDL 程序的基本結(jié)構(gòu) VHDL程序一般由 5個(gè)部分組成： ? Library（庫(kù)） ? Package（程序包） ? Entity（實(shí)體） ? Architecture（構(gòu)造體） ? Configuration（配置） 設(shè)計(jì)實(shí)體 實(shí)體說(shuō)明 構(gòu)造體 設(shè)計(jì)實(shí)體的組成 設(shè)計(jì)實(shí)體 實(shí)體說(shuō)明 構(gòu)造體 1 有多個(gè)構(gòu)造體的設(shè)計(jì)實(shí)體的組成 構(gòu)造體 2 構(gòu)造體 n …… 配 置 設(shè)計(jì)實(shí)體 實(shí)體說(shuō)明 構(gòu)造體 設(shè)計(jì)實(shí)體的組成 實(shí)體說(shuō)明 Entity 實(shí)體名 is [類屬說(shuō)明 。] [端口說(shuō)明 。] [實(shí)體說(shuō)明部分 。] [實(shí)體語(yǔ)句部分 。] End [entity]實(shí)體名 。 最簡(jiǎn)單的例： entity nothing is end nothing。 實(shí)體說(shuō)明 類屬說(shuō)明 類屬為設(shè)計(jì)實(shí)體和外部環(huán)境通訊的 靜態(tài)通信 提供通道?？梢远? 義端口大小、元件數(shù)目及定時(shí)特性等 Generic ([constant]參數(shù)名 :[in]子類型標(biāo)識(shí) [:=靜態(tài)表達(dá)式 ]。 …)。 例 : Generic(delay:time:=10ns)。 實(shí)體說(shuō)明 端口說(shuō)明 端口為設(shè)計(jì)實(shí)體和外部環(huán)境通訊的 動(dòng)態(tài)通信 提供通道 port ([signal]端口名 :[模式 ]子類型標(biāo)識(shí) [:=靜態(tài)表達(dá)式 ]。 …)。 模式 : in, out, inout, buffer Inout和 buffer都是雙向端口，但 buffer只能有一個(gè)驅(qū)動(dòng)源 例 : Port (a, b: in bit。 q: out bit)。 實(shí)體說(shuō)明 實(shí)體說(shuō)明部分 用于定義設(shè)計(jì)實(shí)體接口中的公共信息，如定 義新的數(shù)據(jù)類型和常量等 例 :定義新的數(shù)據(jù)類型 color Type color is array (6 downto 0) of std_logic。 實(shí)體說(shuō)明 實(shí)體語(yǔ)句部分 是設(shè)計(jì)實(shí)體接口的共同部分。只能由并行斷言語(yǔ)句、并行過(guò)程調(diào)用語(yǔ)句、被動(dòng)進(jìn)程語(yǔ)句組成，且
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