vhdl 程序的基本結(jié)構(gòu) vhdl程序一般由5個部分組成-文庫吧
2025-04-20 19:52 本頁面
【正文】 std_logic_vector, std_ulogic, std_ulogic_vector 等數(shù)據(jù)類型 VHDL 程序的基本結(jié)構(gòu) VHDL程序一般由 5個部分組成： ? Library（庫） ? Package（程序包） ? Entity（實體） ? Architecture（構(gòu)造體） ? Configuration（配置） 設(shè)計實體 實體說明 構(gòu)造體 設(shè)計實體的組成 設(shè)計實體 實體說明 構(gòu)造體 1 有多個構(gòu)造體的設(shè)計實體的組成 構(gòu)造體 2 構(gòu)造體 n …… 配 置 設(shè)計實體 實體說明 構(gòu)造體 設(shè)計實體的組成 實體說明 Entity 實體名 is [類屬說明 。] [端口說明 。] [實體說明部分 。] [實體語句部分 。] End [entity]實體名 。 最簡單的例： entity nothing is end nothing。 實體說明 類屬說明 類屬為設(shè)計實體和外部環(huán)境通訊的 靜態(tài)通信 提供通道?？梢远? 義端口大小、元件數(shù)目及定時特性等 Generic ([constant]參數(shù)名 :[in]子類型標識 [:=靜態(tài)表達式 ]。 …)。 例 : Generic(delay:time:=10ns)。 實體說明 端口說明 端口為設(shè)計實體和外部環(huán)境通訊的 動態(tài)通信 提供通道 port ([signal]端口名 :[模式 ]子類型標識 [:=靜態(tài)表達式 ]。 …)。 模式 : in, out, inout, buffer Inout和 buffer都是雙向端口，但 buffer只能有一個驅(qū)動源 例 : Port (a, b: in bit。 q: out bit)。 實體說明 實體說明部分 用于定義設(shè)計實體接口中的公共信息，如定 義新的數(shù)據(jù)類型和常量等 例 :定義新的數(shù)據(jù)類型 color Type color is array (6 downto 0) of std_logic。 實體說明 實體語句部分 是設(shè)計實體接口的共同部分。只能由并行斷言語句、并行過程調(diào)用語句、被動進程語句組成，且
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