ic數(shù)字前端_數(shù)字后端_流程與工具-wenkub
2023-01-31 14:23:07 本頁面
【正文】 ！ Contents 基于標(biāo)準(zhǔn)單元的 ASIC設(shè)計(jì)流程 1 數(shù)字前端設(shè)計(jì) (frontend) 2 數(shù)字后端設(shè)計(jì) (backend) 3 Q A 4 3 教研室 ASIC后端文件歸檔 Contents 基于標(biāo)準(zhǔn)單元的 ASIC設(shè)計(jì)流程 1 數(shù)字前端設(shè)計(jì) (frontend) 2 數(shù)字后端設(shè)計(jì) (backend) 3 Q A 4 3 教研室 ASIC后端文件歸檔 基于 standcell的 ASIC設(shè)計(jì)流程 A r c h i t e c h t u r a l s p e c s R T L c o d i n gC o n c e p t + M a r k e t R e s e a r c hR T L s i m u l a t i o nL o g i c S y n t h e s i s , O p t i m i z a t i o n S c a n I n s e r t i o nF o r m a l V e r i f i c a t i o n( R T L v s G a t e s )P r e l a y o u t S T AT i m i n gO K ?F l o o r p l a n n i n g P l a c e m e n t ,C T I n s e r t i o nA u t o R o u t i n gF o r m a l V e r i f i c a t i o n( S c a n I n s e r t e d N e t l i s t v sC T I n s e r t e d N e t l i s t )D R C , L V S , E C OP o s t l a y o u t S T AT i m i n gO K ?F o r m a l V e r i f i c a t i o n( E C O N e t l i s t v sC T I n s e r t e d N e t l i s t )P o w e r c h e c kN oY e sN oT a p e O u tY e sD CM O D E L S I MM B I S T A R C H I T E C TF O R M A L I T YP TA s t r oA s t r o R a i lF O R M A L I T YP TH e r c u l e sC a l i b e rV i r t u o s o數(shù)字前端設(shè)計(jì)。 術(shù)詫： tapeout—提交最終GDS2文件做加工； Foundry—芯片代工廠，如中芯國(guó)際。此種方式的仿真時(shí)間較長(zhǎng)，丐覆蓋率相對(duì)較低。 FPGA綜合是將逡輯映射為 FPGA器件資源（如 LUT,REG,MEMBLOCK）；ASIC綜合是將逡輯映射為標(biāo)準(zhǔn)單元（如門電路，寄存器， RAM,ROM）。所以要對(duì)綜合迚行約束！ ?綜合器中也有靜態(tài)時(shí)序分析功能，用來計(jì)算當(dāng)前綜合結(jié)果的工作速率。 TIPS: 數(shù)字前端設(shè)計(jì)流程 8 使用 PT進(jìn)行 STA ?SYNOPSYS – Prime Time ?只是一個(gè)時(shí)序分析工具，本身不對(duì)電路做任何修改。 數(shù)字前端設(shè)計(jì)流程 9 延時(shí)計(jì)算 ?采用 wire load model可以計(jì)算電路端到端路徂延時(shí)。 ?可以將延時(shí)信息寫入 SDF（ synopsys delay file)文件用于后仿真。 ?由于在綜合過程中電路節(jié)點(diǎn)名稱可能改變，因此可以使用形式驗(yàn)證工具找到 RTL代碼中節(jié)點(diǎn)在網(wǎng)表中的對(duì)應(yīng)節(jié)點(diǎn)。 數(shù)字后端設(shè)計(jì)流程 5 布局 數(shù)字后端設(shè)計(jì)流程 5 時(shí)鐘樹和復(fù)位樹綜合 時(shí)鐘樹綜合的目的： ?低 skew ?低 clock latency ?在
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