【正文】 鐘資源和DLL相關的硬件原語：三種資源：BLOCK RAM，觸發(fā)器（FF），查找表（LUT）；注意事項：1：在生成RAM等存儲單元時，應該首選BLOCK RAM需要對時鐘進行相位移動或變頻的時候，一般不允許對時鐘進行邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。BLOCK RAM由一定數(shù)量固定大小的存儲塊構成的，使用BLOCK RAM資源不占用額外的邏輯資源，并且速度快。有交叉耦合的門構成的雙穩(wěn)態(tài)的存儲原件稱為觸發(fā)器。可分為高電平鎖存器和低電平鎖存器，用于不同時鐘之間的信號同步。13：鎖存器（latch）和觸發(fā)器（flipflop）區(qū)別？term（基于乘積項）Look對以一位的異步信號可以使用“一位同步器進行同步”（使用兩級觸發(fā)器），而對于多位的異步信號，可以采用如下方法：1：可以采用保持寄存器加握手信號的方法（多數(shù)據(jù)，控制，地址）；2：特殊的具體應用電路結(jié)構,根據(jù)應用的不同而不同；3：異步FIFO。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設計也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗證性發(fā)展。通過附加時序約束可以綜合布線工具調(diào)整映射和布局布線，使設計達到時序要求。這就是所謂流水線技術的基本設計思想，即原設計速度受限部分用一個時鐘周期實現(xiàn)，采用流水線技術插入觸發(fā)器后，可用N個時鐘周期實現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。因為Tco和Tsetup是由具體的器件工藝決定的，故設計電路時只能改變組合邏輯的延遲時間Tdelay，所以說縮短觸發(fā)器間組合邏輯的延時時間是提高同步電路速度的關鍵所在。同步電路的速度是指同步系統(tǒng)時鐘的速度，同步時鐘愈快，電路處理數(shù)據(jù)的時間間隔越短，電路在單位時間內(nèi)處理的數(shù)據(jù)量就愈大。時鐘周期。同步器有效的條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后的恢復時間這也是一個異步電路同步化的問題。這就是為什么要用兩級觸發(fā)器來同步異步輸入信號。4：建立時間與保持時間的概念？建立時間：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。同步時序邏輯電路的特點：各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只有當時鐘脈沖到來時，電路的狀態(tài)才能改變。 《FPGAamp。改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入異步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。保持時間：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。這樣做可以防止由于異步輸入信號對于本級時鐘可能不滿足建立保持時間而使本級觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導致亞穩(wěn)態(tài)的傳播。6：什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)到達一個可以確認的狀態(tài)。+更確切地說，輸入脈沖寬度必須大于同步時鐘周期與第一級觸發(fā)器所需的保持時間之和。7：系統(tǒng)最高速度計算（最快時鐘頻率）和流水線設計思想：假設Tco是觸發(fā)器的輸入數(shù)據(jù)被時鐘打入到觸發(fā)器到數(shù)據(jù)到達觸發(fā)器輸出端的延時時間(Tco=Tsetpup+Thold)；Tdelay是組合邏輯的延時；Tsetup是Ｄ觸發(fā)器的建立時間。由于一般同步電路都大于一級鎖存，而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時要求。注意，流水線設計會在原數(shù)據(jù)通路上加入延時，另外硬件面積也會稍有增加。附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。9：附加約束的作用？1：提高設計的工作頻率（減少了邏輯和布線延時）；2：獲得正確的時序分析報告；（靜態(tài)時序分析工具以約束作為判斷時序是否滿足設計要求的標準，因此要求設計者正確輸入約束，以便靜態(tài)時序分析工具可以正確的輸出時序報告）3：指定FPGA/CPLD的電氣標準和引腳位置。芯片可測、可驗證，正在成為復雜設計所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug的時間提前，這也是一些公司花大力氣設計仿真平臺的原因。11：對于多位的異步信號如何進行同步？（最常用的緩存單元是DPRAM）up Table（基于查找表）程序存儲內(nèi)部EEPROM/FLASHSRAM，外掛EEPROM資源類型組合邏輯資源豐富時序邏輯資源豐富集成度低高使用場合完成控制邏輯能完成比較復雜的算法速度慢快分為上升沿觸發(fā)和下降沿觸發(fā)。14：FPGA芯片內(nèi)有哪兩種存儲器資源？但是使用的時候消耗的BLOCK RAM資源是其塊大小的整數(shù)倍。16：FPGA設計中對時鐘的使用？（例如分頻等）一般的處理方法是采用FPGA芯片自帶的時鐘管理器如PLL,DLL或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入（這些也是對時鐘邏輯操作的替代方案）。18：FPGA中可以綜合實現(xiàn)為RAM/ROM/CAM的三種資源及其注意事項？資源；其原因有二：第一：使用BLOCK RAM等資源，可以節(jié)約更多的FF和4LUT等底層可編程單元。系統(tǒng)級，算法級，RTL級(行為級)，門級，開關級查找表（lookuptable）簡稱為LUT，LUT本質(zhì)上就是一個RAM。22：IC設計前端到后端的流程和EDA工具？23：寄生效應在IC設計中怎樣加以克服和利用（這是我的理解，原題好像是說，IC設計過程中將寄生效應的怎樣反饋影響設計師的設計方案）？所謂寄生效應就是那些溜進你的PCB并在電路中大施破壞、令人頭痛、原因不明的小故障。而在實際中，導線用到了金屬銅，它有一定的電阻率，如果導線足夠長，積累的電阻也相當可觀。而在交流特別是高頻交流條件下，影響就非常巨大了。module(clk,currentstage,carryin,nextstage,carryout)。always(posedge clk)carryout=carryin164。確定電路的狀態(tài)，S0表示沒有進行投幣，S1表示已經(jīng)有5分硬幣。output y,z。always(posedge clk)beginb==0) next_state=s1。amp。s1: if(a==1amp。endb==1)beginnext_state=s0。endcaseendendmodule擴展：設計一個自動售飲料機的邏輯電路。畫出轉(zhuǎn)該轉(zhuǎn)移圖，根據(jù)狀態(tài)轉(zhuǎn)移圖可以寫成Verilog代碼。同時在輸出端口應加一個上拉電阻。27：什么是競爭與冒險現(xiàn)象?怎樣判斷?如何消除?（也就是由于競爭產(chǎn)生的毛刺叫做冒險）。如果邏輯函數(shù)在一定條件下可以化簡成Y=A+A’或Y=AA’則可以判斷存在競爭冒險現(xiàn)象（只是一個變量變化的情況）。不可以直接互連，而CMOS則是有在12V的有在5V的。用CMOS可直接驅(qū)動TTL。為加大輸出引腳的驅(qū)動能力，有的單片機管腳上也常使用上拉電阻。管腳懸空就比較容易接受外界的電磁干擾。從確保足夠的驅(qū)動電流考慮應當足夠小；電阻小，電流大。OC門電路必須加上拉電阻，以提高輸出的高電平值。29：IC設計中同步復位與異步復位的區(qū)別？同步復位在時鐘沿變化時，完成復位動作。30：MOORE Moore不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設計的驗證中。34：給出一個門級的圖,又給了各個門的傳輸延時,問關鍵路徑是什么,還問給出輸入,36：用mos管搭出一個二輸入與非門？92頁與非門：上并下串 ？利用4選1實現(xiàn)F(x,y,z)=xz+yz39。+x’yz’=x’y’0+x’yz’+xy’z+xy1Y=A’B’D0+A’BD1+AB’D2+ABD3所以D0=0，D1=z’，D2=z，D3=1一個反相器，兩個兩輸入與非門Y=A*B+C*D=((AB)’(CD)’)’43：畫出一種CMOS的D鎖存器的電路圖和版圖？45：latch與register的區(qū)別,？46：用D觸發(fā)器做個二分頻的電路？畫出邏輯電路？moduleclk_out =~ clk_out。48：用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器,15進制的呢？module counter7(clk,rst,load,data,cout)。if(!rst)49：你所知道的可編程邏輯器件有哪些？（這是我自己采用的方式：這種方式消除毛刺是需要滿足一定條件的，并不能保證一定可以消除）module(clk,data,q_out)input clk,data。always(posedge clk)beginendendmoduleFLASH：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失DRAM：動態(tài)隨機存儲器，必須不斷的重新的加強(REFRESHED)對于SSRAM的所有訪問都在時鐘的上升/下降沿啟動。52：有四種復用方式，頻分多路復用，寫出另外三種？上海筆試試題）見前面的建立時間和保持時間，violation違反，不滿足55：如何防止亞穩(wěn)態(tài)？亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。解決方法：14負反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用。58：有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源元件R、L和C組成有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。59：給了reg的setup，hold時間，求中間組合邏輯的delay范圍。TholdTperiodThold+組合邏輯電路最大延遲為T2max,最小為T2min。時鐘沿到來之前數(shù)據(jù)穩(wěn)定的時間（越大越好），一個時鐘周期T加上最大的邏輯延時。6給出某個一般時序電路的圖，有Tsetup，Tdelay，Tckq（Tco），還有DFF的3分頻，還可以用AND門對Q2，Q1譯碼來實現(xiàn)返回復零。是組成CMOS數(shù)字集成電路的基本單元。Unit)中文名稱為微控制單元，又稱單片微型計算機(SingleRISC（reduced instruction set puter，精簡指令集計算機）是一種執(zhí)行較少類型計算機指令的微處理器，起源于80年代的MIPS主機（即RISC機），RISC機中采用的微處理器統(tǒng)稱RISC處理器。CISC是復雜指令系統(tǒng)計算機（Complex Instruction Set Computer）的簡稱，微處理器是臺式計算機系統(tǒng)的基本處理部件，每個微處理器的核心是運行指令的電路。其工作原理是接收模擬信號，轉(zhuǎn)換為0或1的數(shù)字信號。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設計和制造的。外圍組件互連，一種由英特爾（Intel）公司1991年推出的用于定義局部總線的標準。with Pwell process.balance rise and fall time,2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。答案：NAND（未知）6用波形表示D觸發(fā)器的功能。通過級聯(lián)兩個D鎖存器組成電平觸發(fā)的D觸發(fā)器（D鎖存器）牢記！input clk,d。else