【正文】 不具備深層開發(fā)能力，很可能會變成愛好者，就如很多人會做網(wǎng)頁但不能稱做會編程類似以上是幾點(diǎn)個人開發(fā)，希望能幫助想學(xué)FPGA但很茫然無措的人理一理思路。 ⑧CPLD保密性好,FPGA保密性差。 ⑦在編程方式上,CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數(shù)可達(dá)1萬次,優(yōu)點(diǎn)是系統(tǒng)斷電時編程信息也不丟失。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無需外部存儲器芯片,使用簡單。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程,FPGA主要通過改變內(nèi)部連線的布線來編程。盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點(diǎn),但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點(diǎn): ①CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時序邏輯。對低功率設(shè)計，需要從系統(tǒng)至工藝的每個設(shè)計級別中采取相應(yīng)預(yù)防措施，級別越高，效果越好。如果器件驅(qū)動多個I/O負(fù)載，大量的動態(tài)電流構(gòu)成總功耗的主要部分?！　〗档蛣討B(tài)功耗　　動態(tài)功耗是在時鐘工作且輸入正在開關(guān)時的功耗。當(dāng)然，幸好這在多數(shù)低功率設(shè)計中是可以接受的?！　∮袝r用戶很難阻止時鐘進(jìn)入器件。在低功率模式下，所有I/O（除時鐘輸入外）都處于三態(tài)，而內(nèi)核全部斷電。懸空的時鐘輸入會大大增加靜態(tài)電流。下面介紹幾種降低靜態(tài)功耗的設(shè)計方法：　　?驅(qū)動輸入應(yīng)有充分的電壓電平，因而所有晶體管都是完全通導(dǎo)或關(guān)閉的。降低靜態(tài)功耗雖然靜態(tài)電流與動態(tài)電流相比可以忽略不計，然而對電池供電的手持設(shè)備就顯得十分重要，在設(shè)備通電而不工作時更是如此。漏電功耗是CMOS工藝普遍存在的寄生效應(yīng)引起的。 這將使你在設(shè)計的初始階段就和布局工程師一起工作，共同規(guī)劃PCB的走線、冗余規(guī)劃、散熱問題和信號完整性。 6. 在合適的地方分配剩余的信號。如果你的設(shè)計需要局部/區(qū)域時鐘，你將可能需要使用高速總線附近的管腳，最好提前記住這個要求，以免最后無法為其安排最合適的引腳。 4. 利用以上兩個電子數(shù)據(jù)表的信息和區(qū)域兼容性準(zhǔn)則，先分配受限制程度最大的信號到引腳上，最后分配受限制最小的。盡管Altera的FPGA器件沒有設(shè)計指導(dǎo)原則(因?yàn)樗鼘?shí)現(xiàn)起來比較容易)，但賽靈思的FPGA設(shè)計指導(dǎo)原則卻很復(fù)雜。最近FPGA的配置方式已經(jīng)多元化。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。　　如何實(shí)現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低FPGA與PCB并行設(shè)計的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 　　4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。 FPGA工作原理　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。CPLD是一個有點(diǎn)限制性的結(jié)構(gòu)。 　　早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。五、理論內(nèi)容 FPGA介紹FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。3. 通過VHDL語言在FPGA上實(shí)現(xiàn)方塊運(yùn)動動畫效果。理解各種存儲器件的控制方法，通過閱讀存儲器的數(shù)據(jù)手冊能夠在FGPA芯片上架設(shè)控制端口并配置相關(guān)參數(shù)。日照職業(yè)技術(shù)學(xué)院實(shí)習(xí)報告一、實(shí)習(xí)時間2010年3月1日～2010年3月19日二、實(shí)習(xí)地點(diǎn)長安大學(xué)雁塔校區(qū)電子科學(xué)與技術(shù)專業(yè)實(shí)驗(yàn)室三、實(shí)習(xí)的目的和意義掌握數(shù)字系統(tǒng)的設(shè)計方法，實(shí)現(xiàn)VGA顯示控制電路。掌握基本MATLAB程序設(shè)計方法，為數(shù)字系統(tǒng)的算法分析打下良好的基礎(chǔ)。4. 采用51系列單片機(jī)IP核在FPGA上實(shí)現(xiàn)流水燈效果。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 　　系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗(yàn)板被放在了一個芯片里。廠商也可能會提供便宜的但是編輯能力差的FPGA。CPLD和FPGA包括了一些相對大數(shù)量的可以編輯邏輯單元。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。一個因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。FPGA的基本特點(diǎn)主要有： 　　1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 　　5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這些優(yōu)異性能獲益的同時，不得不面對由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計挑戰(zhàn)。 　　幸運(yùn)地是，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨(dú)特的設(shè)計挑戰(zhàn)。 FPGA主要生產(chǎn)廠商介紹　　Altera　　Xilinx　　Actel　　Lattice　　其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。但不管是哪一種情況，在為I/O引腳分配信號時，都有一些需要牢記的共同步驟： 1. 使用一個電子數(shù)據(jù)表列出所有計劃的信號分配，以及它們的重要屬性，例如I/O標(biāo)準(zhǔn)、電壓、需要的端接方法和相關(guān)的時鐘。例如，你可能需要先分配串行總線和時鐘信號，因?yàn)樗鼈兺ǔＶ环峙涞揭恍┨囟ㄒ_。如果某個特定塊所選擇的I/O標(biāo)準(zhǔn)需要參考電壓信號，記住先不要分配這些引腳。 在這個階段，考慮寫一個只包含端口分配的HDL文件。FPGA工具可能可以在這些方面提供幫助，并協(xié)助你解決這些問題，因此你必須確保了解你的工具包的功能。而開關(guān)功耗則是自負(fù)載電容,放電造成的。靜態(tài)電流的因素眾多，包括處于沒有完全關(guān)斷或接通的狀態(tài)下的I/O以及內(nèi)部晶體管的工作電流、內(nèi)部連線的電阻、輸入與三態(tài)電驅(qū)動器上的拉或下拉電阻?！　?由于I/O線上的上拉或下拉電阻要消耗一定的電流，因此盡量避免使用這些電阻?！　?在將設(shè)計劃分為多個器件時，減少器件間I/O的使用。由于內(nèi)核被斷電，觸發(fā)器中存儲的信息會丟失，在進(jìn)入工作模式（在引腳驅(qū)動至低平200ms后）時，用戶需再次對器件初始化。在此場合，用戶可使用與CLKA或CLKA相鄰的正常輸入引腳并在設(shè)計中加進(jìn)CLKINT。注意應(yīng)將與CLKINT緩沖器相關(guān)的CLKA或CLKB引腳接地。對CMOS電路，動態(tài)功耗基本上確定了總功耗。　　對設(shè)計中給定的驅(qū)動器，動態(tài)功耗由下式計算　　p=CLV 2 DDf　　式中，CL是電容負(fù)載，VDD是電源電壓，f則是開關(guān)頻率。 FPGA與CPLD的辨別和分類　　FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。換句話說,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。FP GA可在邏輯門下編程,而CPLD是在邏輯塊下編程。而FPGA的編程信息需存放在外部存儲器上,使用方法復(fù)雜。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。 ⑨一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯。這是一個不錯的行業(yè)，有很好的個人成功機(jī)會。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)?！　axplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 　　Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。支持MAX7000/MAX3000等乘積項(xiàng)器件 Nios II 介紹Altera 正式推出了Nios II系列32位RSIC嵌入式處理器。剛推出的Nios II系列采用全新的架構(gòu)，比第一代Nios具有更高水平的效率和性能。 　　特別是，Nios II系列支持使用專用指令。同時，Nios II系列支持60多個外設(shè)選項(xiàng)，開發(fā)者能夠選擇合適的外設(shè)，獲得最合適的處理器、外設(shè)和接口組合，而不必支付根本不使用的硅片功能。 　　Nios II處理器具有完善的軟件開發(fā)套件，包括編譯器、集成開發(fā)環(huán)境（IDE）、JTAG調(diào)試器、實(shí)時操作系統(tǒng)（RTOS）和TCP/IP協(xié)議棧。此外，Nios II開發(fā)套件包括兩個第三方實(shí)時操作系統(tǒng)（RTOS）——MicroC/OSII(Micrium)，Nucleus Plus(ATI/Mentor)以及供網(wǎng)絡(luò)應(yīng)用使用的TCP/IP協(xié)議棧。 　　在FPGA中使用軟核處理器比硬核的優(yōu)勢在于，硬核實(shí)現(xiàn)沒有靈活性，通常無法使用最新的技術(shù)。本文設(shè)計了一種在多處理器系統(tǒng)中的Nios II軟核處理器的啟動方案，這個方案在外部處理器向Nios II的程序存儲器和數(shù)據(jù)存儲器加載數(shù)據(jù)時，可以控制Nios II處理器的啟動。系列結(jié)構(gòu)化ASIC上。HardCopy II結(jié)構(gòu)化ASIC和Nios II嵌入式處理器結(jié)合使用能夠滿足計算、大容量存儲、電信和網(wǎng)絡(luò)應(yīng)用的要求。 由于設(shè)計在移交給Altera之前在FPGA中進(jìn)行了測試，因此Altera從第一個原型開始就可以保證實(shí)現(xiàn)芯片的全部功能。 51系列單片機(jī)IP核原理及應(yīng)用 MC8051 IP核基本結(jié)構(gòu)及原理 MC8051是與MCS一5l系列微處理器指令集完全兼容的8位嵌入式微處理器，通過芯核重用技術(shù)，可廣泛應(yīng)用在一些面積要求比較苛刻，而對速度要求不是很高的片上系統(tǒng)中。MATLAB可以進(jìn)行矩陣運(yùn)算、繪制函數(shù)和數(shù)據(jù)、實(shí)現(xiàn)算法、創(chuàng)建用戶界面、連接其他編程語言的程序等，主要應(yīng)用于工程計算、控制設(shè)計、信號處理與通訊、圖像處理、信號檢測、金融建模設(shè)計與分析等領(lǐng)域。 MATLAB軟件在數(shù)字系統(tǒng)設(shè)計中的應(yīng)用（1）MATLAB簡介MATLAB大大降低了對使用者的數(shù)學(xué)基礎(chǔ)和計算機(jī)語言知識的要求，既使用戶不懂C或FORTRAN這樣的程序設(shè)計語言，也可使用MATLAB輕易的再現(xiàn)C或FORTRAN語言幾乎全部的功能 ，設(shè)計出功能強(qiáng)大、界面優(yōu)美、穩(wěn)定可靠的高質(zhì)量程序來，而且編程效率和計算效率極高。（3）MATLAB的磁盤文件由于MATLAB本身可以被認(rèn)為是一高效的語言，所以用它可編寫出具有特殊意義的磁盤文件來，這些磁盤文件是由一系列的MATLAB語句組成，它既可能是一系列窗口命令語句，又可以是由各種控制語句和說明語句構(gòu)成的函數(shù)文件。 SRAM、SDRAM、FLASH存儲器的工作原理及控制方式 SRAM存儲器的工作原理及控制方式（1）SRAM的組成SRAM通常由地址譯碼器、存儲矩陣、控制邏輯和三態(tài)數(shù)據(jù)緩沖器組成。例如1K位的存儲器芯片由1288組成，訪問它要7根地址線和8根數(shù)據(jù)線。2）地址譯碼器CPU讀/寫一個存儲單元時，先將地址送到地址總線，高位地址經(jīng)譯碼后產(chǎn)生片選信號選中芯片，低位地址送到存儲器芯片，由地址譯碼器譯碼選中所需要的片內(nèi)存儲單元，最后在讀/寫信號控制下將存儲單元內(nèi)容讀出或?qū)懭搿向譯碼又稱行譯碼，其輸出線稱行選擇線，它選中存儲矩陣中一行的所有存儲單元。信號為片選信號，有效，存儲器芯片選中，允許對其進(jìn)行讀/寫操作，當(dāng)讀/寫控制信號、送到存儲器芯片的端時，存儲器中的數(shù)據(jù)經(jīng)三態(tài)數(shù)據(jù)緩沖器的D7～D0端送到數(shù)據(jù)總線上或?qū)?shù)據(jù)寫入存儲器。芯片的片選控制線，一般設(shè)置一根信號線或。內(nèi)存命令的類型取決于SDRAM 時鐘上升沿上的CE, RAS,CAS 和WE 信號狀態(tài)。一旦使用Activate命令打開內(nèi)存的行(頁面)，那么可以在內(nèi)存的該行(頁面)上運(yùn)行多個Read和Write命令?！　≈蟮牡诙?，四代DDR（Double Data Rate）內(nèi)存則采用數(shù)據(jù)讀寫速率作為命名標(biāo)準(zhǔn)，并且在前面加上表示其DDR代數(shù)的符號，PC即DDR，PC2=DDR2，PC3=DDR3。就其本質(zhì)而言，F(xiàn)lash Memory屬于EEPROM(電擦除可編程只讀存儲器)類型。采用這種結(jié)構(gòu)，使得存儲單元具有了電荷保持能力，就像是裝進(jìn)瓶子里的水，當(dāng)你倒入水后，水位就一直保持在那里，直到你再次倒入或倒出，所以閃存具有記憶能力。目前各類 DDR 、 SDRAM 或者 RDRAM 都屬于揮發(fā)性內(nèi)存，只要停止電流供應(yīng)內(nèi)存中的數(shù)據(jù)便無法保持，因此每次電腦開機(jī)都需要把數(shù)據(jù)重新載入內(nèi)存； 閃存則是一種不揮發(fā)性（ NonVolatile ）內(nèi)存