【正文】 z is port(clkin : in std_logic。其 Verilog HDL源代碼詳見其附錄。 4 LCD 顯示屏模塊電路 LCD的顯示 有兩種顯示方式動態(tài)顯示與靜態(tài)顯示，由于在本文中用 到 了 LCD的靜態(tài)顯示和 動態(tài)顯示，在時鐘的控制下，當 CLK為高電平的時候把費用，公里，時間譯碼輸出。時 4 間每滿 1秒 ，費用計數(shù)器加 1元。在仿真的時候為了 快速的 方便觀察 ， 設(shè)計了一個 50M分頻的電路。 4. 用 VHDL 語言設(shè)計符合上述功能要求的出租車計費器，并用層次化設(shè)計方法設(shè)計該電路。 FPGA 中的實現(xiàn)方法。 本 設(shè)計 采用 Verilog HDL 語言來設(shè)計實現(xiàn)出租車計費系統(tǒng)， 具有良好的電路行為描述和系統(tǒng)描述的能力 ,并在語言易讀性和層次化、結(jié)構(gòu)化設(shè)計方面 ,表現(xiàn)了強大的生命力和應(yīng)用潛力。實現(xiàn)這種進步的主要原因就是微電子技術(shù)和電子技術(shù)的發(fā)展。從傳統(tǒng)的全部由機械元器件組成的機械式 ,到半電子式即用電子線路代替部分機械元器件的出租車計價器 。因此出租車計費器市場是龐大的。 《 CPLD/FPGA 原理及應(yīng)用課程設(shè)計 》 課程設(shè)計報告 題 目： 出租車計價器 院 （系）： 信息科學與工程學院 專業(yè)班級： 學生姓名： 學 號： 指導(dǎo)教師： CPLD/FPGA 原理及應(yīng)用 課程設(shè)計任務(wù)書 目 錄 1．前言 … … ……………………………………………… …… …… … ……… … …… 1 頁碼 2． 課程設(shè)計目的 … … …………………………………………… …… ……………… 2 頁碼 3．課程設(shè)計題目描述和要求 ………………………………… …… … …… … 2 頁碼 4．課程設(shè)計報告內(nèi)容 ………………………………………………… …… ………… 2 頁碼 分屏模塊電路 …… …… …………………………………………… …… ………… 2 頁碼 計程模塊電路 …… ………………………………………………… …… ………… 3 頁碼 計費模塊電路 …… ………………………………………… ……… …… ………… 4 頁碼 顯示屏的輸入時鐘電路 ……………………………………… … …………… 4 頁碼 顯示屏模塊電路 …… ………………………………… …… … ……………… 5 頁碼 5．各模塊源代碼 ………………………………… … ………………… … …………… 6 頁碼 分頻 模塊 源代碼 ……………………………………………… … ………………… 6 頁碼 分頻 模塊 源代碼 …………………………………………… … …… …… …… 7 頁碼 計程 模塊 源代碼 …………………………………………………… … …………… 8 頁 碼 計費模塊電路 …… …… ……… …………………………… ……… … …………… 9 頁碼 顯示 模塊源代碼 …………………… ……… ……………… …… … ………… 12 頁碼 6． 總結(jié) 與體會 ………………………… … …………………………………………… 18 頁碼 參考文獻 … ……………………… … ………………………………… …… ………… 19 頁碼 （ 要求： 目錄題頭用三號黑體字居中書寫，隔行書寫目錄內(nèi)容。而出租車計費器成為不可缺少的一部分。再從集成電路式到目前的單片機系統(tǒng)設(shè)計的出租車計價器 ,以及 FPGA 計價器 .出租車計價器計費是否準確 ,運數(shù)據(jù)的管理是否方便都是人們最關(guān)注的。 而 電子技術(shù)的發(fā)展后者的核心就是電子設(shè)計自動化技術(shù)。 源程序經(jīng) ALTERA 的 Quartus II 軟件調(diào)試優(yōu)化 ,通過 下載到特定芯片后，可應(yīng)用于實際的出租車計費系統(tǒng)中。 3 設(shè)計 題目和 要求 ： 1. 實現(xiàn)計費功能。 5. 完成電路全部設(shè)計后，通過實驗下 板 載驗證設(shè)計的正確性。 4 計程模塊電路 此模塊的功能是計算出租車行駛的路程。 行駛路程超過 20公里按 /km計費 LCD 顯示屏的輸入時鐘 電路 此模塊的功能是對總的時鐘進行分頻，分出的頻率是讓計數(shù)器用的，因為總的時鐘是 50M 的。 整體頂層模塊電路 以上單元模塊 設(shè)計完畢，通過每個單元模塊代碼的設(shè)計以及仿真驗證每個模塊的真確性，為確保后面整體模塊電路的正確性奠定了基礎(chǔ)。其生成的頂層原理圖如下所示： 4 5 單元模塊 Verilog HDL源代碼 計 數(shù)器的分頻模塊 VerilogHDL 源代碼 library ieee。 reset: IN STD_LOGIC。 4 begin if clkin=39。 else if ttemp25000000 then clkout=39。 end if。 end process。 USE 。 ARCHITECTURE ARC OF PIN100K IS BEGIN PROCESS(CLK_50M_IN) VARIABLE CNTTEMP : INTEGER RANGE 0 TO 499。EVENT THEN IF CNTTEMP=499 THEN CNTTEMP:=0。039。 END IF。 USE 。 km0:out STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal k1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 PROCESS(CLK,reset) BEGIN IF(reset=39。 ELSIF(CLK39。 k1=k1+39。 END IF。 END IF。 USE 。 char0:out STD_LOGIC_VECTOR(3 DOWNTO 0)。 END jifei。 char1=c1。139。 c3 = 0000。)THEN IF en = 39。 IF c3 = 1001 THEN c3 = 0000。 ELSE c2 = c2+39。139。 等于 ，累加得 ElSIF c1 = 1001 AND c0 = 0000 THEN c0 = 0101。 END IF。139。