【正文】 全和國防安全的戰(zhàn)略性產(chǎn)業(yè)。隨著高性能微處理器在電機調(diào)速系統(tǒng)的廣泛應用，使得交流伺服系統(tǒng)由模擬、模數(shù)混合方式向全數(shù)字方式發(fā)展。軟件主要由四倍頻辨向模塊、。重點研究了伺服系統(tǒng)位置反饋裝置——編碼器。在吸收和借鑒國內(nèi)外研究成果的基礎(chǔ)上，本文深入研究了省線式編碼器與數(shù)控伺服系統(tǒng)的串行總線接口。通過電路板焊接、調(diào)試與程序編寫、下載后，該裝置能夠準確讀取省線式編碼器輸出的相對位置信號，并且用FPGA芯片進行四倍頻、辨向、成功地將編碼器信號反饋給了交流伺服控制系統(tǒng)，構(gòu)成了控制系統(tǒng)完整的位置和速度反饋環(huán)。數(shù)控技術(shù)及裝備是發(fā)展新興高新技術(shù)產(chǎn)業(yè)和尖端工業(yè)的使能技術(shù)和最基本的裝備。我國數(shù)控產(chǎn)業(yè)經(jīng)歷了“十五”、“十一五”產(chǎn)業(yè)化攻關(guān)，已取得了重要的階段性成果。運動控制器將光纖總線接口接收數(shù)控單元發(fā)送位置運動控制指令和碼盤反饋位置信息進行處理，最后通過IPM模塊驅(qū)動伺服電機。數(shù)控機床產(chǎn)業(yè)本身的產(chǎn)值遠不如汽車、航空、航天等產(chǎn)業(yè)，但高效能的數(shù)控機床給制造業(yè)帶來了高倍率的效益增長和現(xiàn)代化的生產(chǎn)方式，是促進國民經(jīng)濟發(fā)展的巨大原動力?？刂葡到y(tǒng)按加工工件程序進行插補運算，發(fā)出控制指令到伺服驅(qū)動系統(tǒng)；伺服驅(qū)動系統(tǒng)將控制指令放大，由伺服電機驅(qū)動機械按要求運動；測量系統(tǒng)檢測機械的運動位置或速度，并反饋到控制系統(tǒng)，來修正控制指令。數(shù)控系統(tǒng)是數(shù)控機床的指揮中心，它主要由操作面板、輸入/輸出設(shè)備、數(shù)控裝置、伺服單元和驅(qū)動裝置、PLC和機床I/O電路等部分組成[2]。輸入/輸出設(shè)備是CNC系統(tǒng)與外部設(shè)備進行信息交互的裝置，它們的作用是講編制好的零件加工程序輸入數(shù)控系統(tǒng)。主軸伺服系統(tǒng)的主要作用是實現(xiàn)零件加工的切削運動，其控制量為速度。 數(shù)控系統(tǒng)的發(fā)展趨勢 數(shù)控技術(shù)是工業(yè)自動化的基礎(chǔ)，數(shù)控系統(tǒng)是數(shù)控機床的靈魂。由此，對適合中小批量加工、具有良好柔性和多功能型制造系統(tǒng)的需求逐步超過了對大型單一功能的制造系統(tǒng)的需求，正是這一變化促使人們展開了對模塊化、可重構(gòu)、可擴充、可升級的新一代數(shù)控系統(tǒng)的研究。網(wǎng)絡(luò)化包括兩個方面：內(nèi)部網(wǎng)絡(luò)化（現(xiàn)場總線網(wǎng)絡(luò)）和外部網(wǎng)絡(luò)化。網(wǎng)絡(luò)數(shù)控作為全球制造的基礎(chǔ)，已從通信向生產(chǎn)管理轉(zhuǎn)移，注重和企業(yè)資源計劃、物料需求計劃等管理系統(tǒng)的集成。智能化數(shù)控系統(tǒng)研究的目的是使數(shù)控系統(tǒng)能充分感知機床所處的工作環(huán)境并作出符合工況的優(yōu)化決策，使機床在智能控制器的指揮下，即使環(huán)境不可預知，甚至信息不完整、不確切仍能正常工作。采用硬件模塊化技術(shù)易于實現(xiàn)數(shù)控裝置的集成化和標準化。伺服系統(tǒng)的主要任務就是按照控制命令的要求，對信號進行變換、調(diào)控和功率放大等處理，使驅(qū)動裝置的輸出的力矩、速度及位置都能得到靈活控制?？梢娞峁┧欧到y(tǒng)的技術(shù)性能和可靠性，對數(shù)控機床具有重大意義，研究與開發(fā)高性能的伺服系統(tǒng)一直是現(xiàn)代數(shù)控機床的關(guān)鍵技術(shù)之一，是提供數(shù)控機床的加工精度、表面質(zhì)量和生產(chǎn)效率的重要途徑?？刂茊卧饕蓴?shù)字信號處理器（DSP）和大規(guī)模現(xiàn)場可編程門陣列（FPGA）組成。即使發(fā)生負載事故或使用不當，也可以保證IPM自身不受損壞。目前常用位置傳感器主要有旋轉(zhuǎn)變壓器，感應同步器、光電編碼器、磁性編碼器等元件。常采用是霍爾電流傳感器，其利用霍爾效應制成檢查電流裝置，能夠測量各種波形的交直流電流，且輸出電位是與系統(tǒng)相隔離。隨著數(shù)字信號微處理器速度的大幅度提高，伺服驅(qū)動系統(tǒng)的信息處理課完全用軟件來完成，這就是當前所說的“數(shù)字伺服”。伺服驅(qū)動系統(tǒng)內(nèi)部的三環(huán)控制在內(nèi)部高速DSP的控制下，能充分實現(xiàn)伺服環(huán)路高響應、高性能、高可靠性和高速實時控制的要求。[5][6] 本論文主要內(nèi)容本論文圍繞了全數(shù)字交流伺服系統(tǒng)，在吸收和借鑒國內(nèi)外研究成果的基礎(chǔ)上，深入研究省線式編碼器接口技術(shù)，結(jié)合Altera FPGA芯片，設(shè)計了省式編碼器串行總線接口系統(tǒng)的硬件和軟件，實現(xiàn)了對編碼器的通斷電控制和對電機初始角度信息和電機增量位置信息的正確讀取。第三章介紹了省線式編碼器串行總線接口裝置的硬件設(shè)計，介紹了該裝置設(shè)計的主要思路和硬件總體結(jié)構(gòu)，詳細論述了幾個主要模塊的原理。閉環(huán)和半閉環(huán)進給伺服系統(tǒng)的控制精度依賴于位置檢測裝置。 光電編碼器目前常用位置傳感器主要有旋轉(zhuǎn)變壓器，感應同步器、光電編碼器、磁性編碼器等元件。和光電編碼器相比磁性編碼器的突出優(yōu)點是：適應環(huán)境能力強、不怕灰塵、油污和水霧，結(jié)構(gòu)簡單，堅固耐用，響應速度快，壽命長；不足之處是很難做出高分辨率的產(chǎn)品。一般來說，根據(jù)光電編碼器產(chǎn)生脈沖的方式不同，可以分為增量式、絕對式以及復合式三大類。旋轉(zhuǎn)式光電編碼器容易做成全封閉型式，易于實現(xiàn)小型化，傳感長度較長，具有較長的環(huán)境適用能力，因而在實際工業(yè)生產(chǎn)中得到廣泛的應用，在本文中主要針對旋轉(zhuǎn)式光電編碼器。當碼盤隨著被測轉(zhuǎn)軸轉(zhuǎn)動時，檢測光柵不動，光線透過碼盤和檢測光柵上的透過縫隙照射到光電檢測器件上，光電檢測器件就輸出兩組相位相差90176。它能夠產(chǎn)生與位移增量等值的脈沖信號，其作用是提供一種對連續(xù)位移量離散化或增量化以及位移變化（速度）的傳感方法，它是相對于某個基準點的相對位置增量，不能夠直接檢測出軸的絕對位置信息。標志脈沖通常用來指示機械位置或?qū)Ψe累量清零。 絕對式光電編碼器組成與增量式光電編碼器不同的是，絕對式光電編碼器用不同的數(shù)碼來分別指示每個不同的增量位置，它是一種直接輸出數(shù)字量的傳感器。 絕對式光電編碼器是利用自然二進制、循環(huán)二進制（格雷碼）、二十進制等方式進行光電轉(zhuǎn)換的。一般伺服電機的增量式編碼器共有六路信號線（U、V、W、A、B、Z），U、V、W是互差120度的電機換相信號，它們各自的每轉(zhuǎn)周期數(shù)與電機轉(zhuǎn)子的磁極對數(shù)一致。本設(shè)計使用的是華大新型電機科技公司的80STM01330LF1B伺服電機中的省線式編碼器。主要的原因有：第一，受到加工工藝的限制，光柵柵距不可能無限制的縮小。其中電子學細分方法具有讀數(shù)快，易于實現(xiàn)測量和數(shù)據(jù)處理過程的自動化，并能用于動態(tài)測量等優(yōu)點，因而得到了廣泛的應用。信號采用并行傳輸方式時，每位數(shù)據(jù)需要一根數(shù)據(jù)線。串行傳輸又分為單工通信、半雙工通信和全雙工通信，以及同步串行通信和異步串行通信。為了實現(xiàn)上位控制機對不同編碼器的兼容，本設(shè)計使用FPGA將增量式編碼器輸出的增量信息處理后。由于采用串行數(shù)據(jù)傳輸方式，它只需要四條信號線，、四條信號線[10]。 硬件總體結(jié)構(gòu)硬件主要包括以下模塊：編碼器接口模塊、FPGA芯片模塊、電源模塊、編碼器上電控制模塊、輸出接口模塊。AM26LV32是一種低電壓高速四路差動線路接收器，該芯片具有高輸入阻抗和輸出滯后性，能夠提高電路的抗干擾能力，滿足設(shè)計要求[17]。而在這些芯片中，現(xiàn)場可編程門陣列FPGA（Field－Programmable Gate Array）以其保密性好、體積小、重量輕、可靠性高等一系列的優(yōu)點，成為人們設(shè)計嵌入式電路的首選。與其它公司產(chǎn)品相比，Altera 公司的產(chǎn)品性價比高，開發(fā)工具更容易獲得。Altera于2002年推出的Cyclone器件系列改變了整個FPGA行業(yè)，帶給市場第一以最低成本為基礎(chǔ)而設(shè)計的FPGA系列產(chǎn)品。Cyclone II器件的制造基于300mm晶圓，采用臺積電90nm、低K值電介質(zhì)工藝，這種可靠工藝也曾被用于Altera的Stratix174。本設(shè)計中選擇EP2C5T144C8N做為設(shè)計芯片，它屬于Cyclone II系列，具有4608個邏輯單元，119808位RAM，兩個鎖相環(huán)和144個引腳。 為JTAG配置接口電路。配置數(shù)據(jù)通過DATA0引腳傳入FPGA芯片，配置數(shù)據(jù)被同步于DCLK輸入上，1個時鐘周期傳輸1位數(shù)據(jù)。本設(shè)計采用AP1510進行電源轉(zhuǎn)換。有輸出電壓計算公式可知，、2K和1K、2K時，輸出電壓即為++。本設(shè)計采用三極管的開關(guān)作用對編碼器的通斷電進行控制。同理，當控制電壓為高電壓時，由于有基極電流流動，因此使集電極流過更大的放大電流，因此負載回路便被導通，而相當于開關(guān)的閉合，此時三極管工作于于飽和區(qū)。DE引腳是發(fā)送器輸出使能（高電平有效），D引腳是發(fā)送器輸入，引腳是接受器輸出使能（低電平有效），R引腳是接收器輸出，A、引腳表示差分輸入/輸出。下面介紹QuartusⅡ編程軟件及開發(fā)流程以及編程語言。Quartus Ⅱ提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL 和VHDL 完成電路描述，并將其保存為設(shè)計實體文件。①設(shè)計輸入Quartus Ⅱ 支持多種設(shè)計輸入方法。②綜合將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門，ram,觸發(fā)器等基本邏輯單元組成的邏輯連接，這種邏輯連接又叫網(wǎng)表；同時Quartus Ⅱ也支持第三方EDA綜合工具。 除Quartus Ⅱ自帶的仿真工具以外，常見工具還有ModelSim 等。 Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來硬件描述語言,語法較自由。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證[12]。Endat發(fā)送模塊接受A、B、Z信號的計數(shù)結(jié)果和UVW的值，按照模式指令發(fā)送數(shù)據(jù)。本設(shè)計將四倍頻電路和辨向電路設(shè)計為一個整體，稱為四倍頻及辨向電路。Z信號是代表零位脈沖信號，可用于調(diào)零、對位。在后續(xù)倍頻電路中不再使用原始信號A、B，因而提高了系統(tǒng)的抗干擾性能。， A、B信號每一個上升沿和下降沿，電路都會長身一個窄脈沖。 四倍頻及辨向模塊時序仿真圖 上電控制模塊設(shè)計 省線式編碼器的特點是數(shù)據(jù)線復用。程序如下：library IEEE。entity controller is port(clk_1k:in std_logic。 abz_en:out std_logic )。139。 power_en=39。 abz_en=39。139。 elsif (count=560) then uvw_en=39。 elsif (count=580) then abz_en=39。 uvw_en=39。 end if。當計數(shù)值等于50時，給編碼器通電；當計數(shù)值等于560時，開始讀取UVW信號；當計數(shù)值等于561時，停止讀取UVW信號；當計數(shù)值等于580時，開始讀取ABZ信號，并使計數(shù)值停止此處。兩個時鐘脈沖（2T）后，后續(xù)電子設(shè)備發(fā)送模式指令。發(fā)生故障的確切原因保存在“工作狀態(tài)”存儲器中，并可被詳細地查詢。位置值的數(shù)據(jù)發(fā)送以循環(huán)冗余校驗（CRC）結(jié)束。數(shù)據(jù)字結(jié)尾處，時鐘信號必須置為高電平。狀態(tài)機容易構(gòu)成性能良好的同步時序邏輯模塊，而且結(jié)構(gòu)模式相對簡單，結(jié)構(gòu)清晰，易讀易懂。然后又回到狀態(tài)0，等待時鐘信號啟動新的數(shù)據(jù)傳輸。 data_temp=39。 when state1 = state1:等待接收指令 pr_state=state2。039。 when state3 = state3:分析指令 receiver_en=39。 data_temp=39。 pos_temp = pos_value。)。 end CASE。 when state4 = state4:發(fā)送起始位及錯誤信息位 get_pos=39。 elsif (count=001101) then data_temp=39。 pr_state=state5。 CRC(4) = CRC(3)。 CRC(0) = ex。 pos_temp( 31 downto 1))。 when state6 = state6:發(fā)送CRC data_temp = CRC(4)。)。Timer_en=39。)。重慶大學本科學生畢業(yè)設(shè)計（論文） 5 實驗結(jié)果5 實驗結(jié)果 裝置實物圖 裝置實物如下圖，從正面看左端接口為DB25，它與編碼器相連，接收編碼器的輸出信號；右端接口為DB15，它與伺服控制板相連，按Endat協(xié)議輸出編碼器的位置值；正中間的芯片為EP2C5T144C8N。 編碼器接口裝置實驗平臺調(diào)試過程主要是通過SignalTap Ⅱ邏輯分析儀來完成的。Signal Tap II允許對設(shè)計中所有層次模塊的信號進行監(jiān)測，可以使用多時鐘驅(qū)動，還能通過設(shè)置用以確定前后觸發(fā)信號信息的比例，使用非常方便。由圖可知，UVW信號持續(xù)約20ms，在UVW信號的中間位置，UVW讀取使能信號有效，在此位置讀到的UVW信號比較穩(wěn)定，不易受到干擾。由圖可知，當