數(shù)字頻率計(jì)課程設(shè)計(jì)實(shí)習(xí)報(bào)告畢業(yè)論文-wenkub
2023-07-08 18:23:18 本頁(yè)面
【正文】 base)。reg [23:0]q。針對(duì)錯(cuò)誤模塊進(jìn)行修改，重新建立工程、連接模塊； 將程序下載到EMP570中，利用數(shù)電實(shí)驗(yàn)板以及數(shù)碼管進(jìn)行調(diào)試； 將各種器件焊接到萬(wàn)用板上，連接電源進(jìn)行實(shí)際調(diào)試。3設(shè)計(jì)所用核心芯片資料及其原理所用核心芯片為CPLD器件EPM570T100C5。2時(shí)鐘信號(hào)的選擇設(shè)計(jì)電路中時(shí)鐘信號(hào)采用12M有源晶振產(chǎn)生，下面是12M有源晶振引腳圖：3整形電路的選擇整形電路中可以用運(yùn)算放大器LM311組成電壓選擇器實(shí)現(xiàn)，以下是關(guān)于此芯片的資料：引腳功能：GROUND/GND 接地 INPUT +基準(zhǔn)電路提供標(biāo)準(zhǔn)時(shí)間基準(zhǔn)信號(hào)clk,其高電平持續(xù)時(shí)間 t 1 = 1 s,當(dāng) 1 s信號(hào)來(lái)到時(shí) ,閘門(mén)電路開(kāi)通 ,被測(cè)脈沖信號(hào)通過(guò)閘門(mén)電路,成為計(jì)數(shù)電路的計(jì)數(shù)脈沖 CP,計(jì)數(shù)電路開(kāi)始計(jì)數(shù),直到 ls信號(hào)結(jié)束時(shí)閘門(mén)電路關(guān)閉 ,停止計(jì)數(shù)。(4) 送入信號(hào)應(yīng)是符合CMOS電路要求的脈沖波，對(duì)于小信號(hào)模擬信號(hào)應(yīng)有放大整形電路。量程分10kHz、100kHz、1MHz和10MHz四檔(最大讀數(shù)分別為9．999kHz、99．99kHz、).量程自動(dòng)轉(zhuǎn)換規(guī)則如下：(1) 當(dāng)讀數(shù)大于9999時(shí)，頻率計(jì)處于超量程狀態(tài)，此時(shí)顯示器發(fā)出溢出指示，下一次測(cè)量時(shí)，量程自動(dòng)增大一檔，小數(shù)點(diǎn)位置隨量程變更自動(dòng)移位。(2) 可用手動(dòng)方式使量程在每次測(cè)量開(kāi)始時(shí)處于最低檔。二、方案設(shè)計(jì)1整體思路所謂頻率就是周期性信號(hào)在單位時(shí)間 (1s)內(nèi)變化的次數(shù)。若在閘門(mén)時(shí)間 1 s內(nèi)計(jì)數(shù)電路計(jì)得的脈沖個(gè)數(shù)為 N ,則被測(cè)信號(hào)頻率 f =NHz。 平衡 BALANCE/STROBE 平衡/選通 V+ 電源負(fù)NC基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)quartus II ，用原理圖、硬件描述語(yǔ)言（Verilog HDL）等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。程序代碼1．module ssss(b,base)。always(posedge b)if(q5999999) q=q+1。input b。else begin base=!base。output Counter_EN,Latch_EN,Counter_Clr。endassign Counter_EN = wire_1。 (! Latch_EN) amp。 output reg[3:0] q。 always(posedge clk,posedge clr)if(clr) q=0。input [3:0] d1,d2。 q2=d2。output reg[3:0] OUT。input [3:0] incode。b0000: outcode= 739。b0110000。 439。b0100: outcode= 739。b1011
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