數(shù)字頻率計(jì)測頻系統(tǒng)的設(shè)計(jì)畢業(yè)論文-wenkub
2023-07-08 18:23:18 本頁面
【正文】 C）的設(shè)計(jì)。 VHDL。在VHDL語言中采用了一系列的語句,例如:元件例化、if 語句、case、when語句等。并對(duì)程序中的輸入輸出端口進(jìn)行了解釋，給出實(shí)現(xiàn)代碼和仿真波形。 simulation。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測量誤差、可靠性差。 本文用VHDL在CPLD器件上實(shí)現(xiàn)一種2b數(shù)字頻率計(jì)測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號(hào)的頻率，不僅能夠測量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測量。 用數(shù)碼管的顯示216。 運(yùn)用VHDL硬件描述語言實(shí)現(xiàn)對(duì)電子元器件的功能控制。 熟悉數(shù)字式頻率的基本工作原理。 熟悉掌握MAX+PLUSⅡ軟件的基本使用方法。通常情況下計(jì)算每秒內(nèi)待測信號(hào)的脈沖個(gè)數(shù)，即閘門時(shí)間為1s。一般取1s作為閘門時(shí)間。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果產(chǎn)生子模塊是為此100赫茲頻率計(jì)提供1Hz的時(shí)鐘脈沖信號(hào)，為了實(shí)現(xiàn)嚴(yán)格的同步，在這個(gè)模塊中采用了同步計(jì)數(shù)電路。頻率計(jì)的工作原理是通過在一定時(shí)間內(nèi)對(duì)外部信號(hào)進(jìn)行計(jì)數(shù)，計(jì)算計(jì)數(shù)值對(duì)時(shí)間的比值，從而得到輸入信號(hào)的頻率，通過二個(gè)數(shù)碼管作為頻率值的輸出。555定時(shí)器(如圖23)是一種模擬電路與數(shù)字電路相結(jié)合的中規(guī)模集成電路，它在信號(hào)產(chǎn)生、整形、延時(shí)（定時(shí)）、控制等方面獲得了廣泛的應(yīng)用。CMOS型555的輸出脈沖的上升沿和下降沿比雙極型的要陡，轉(zhuǎn)換時(shí)間短。USE 。ARCHITECTURE rt1 OF clk_div1000 ISSIGNAL q_tmp:integer range 0 to 999。)then if(q_tmp=999)then q_tmp=0。end process。)then if(q_tmp=999)then clk_div=39。 end if。在以上程序中我們將外部信號(hào)clk進(jìn)行10次分頻輸入信號(hào)為clk,輸出信號(hào)為clk_div。②計(jì)數(shù)模塊的十位可以用1個(gè)十進(jìn)制計(jì)數(shù)器表示。圖26 計(jì)數(shù)模塊電路圖十進(jìn)制計(jì)數(shù)器，它的輸入端口主要包括使能端口enable計(jì)數(shù)輸入端口clk，輸出端口主要包括計(jì)數(shù)輸出端口q和進(jìn)位輸出端口cout。ENTITY count10 ISPORT( enable:IN STD_LOGIC。END count10。139。 else q_tmp=q_tmp+1。q=q_tmp。when q_tmp=1001and enable=39。end rt1。USE 。 sec:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 cout:out STD_LOGIC。BEGINU1:count10 PORT MAP(enable,clk0,co1,sec)。圖27 計(jì)數(shù)模塊圖圖28 計(jì)數(shù)模塊的仿真波形圖 顯示模塊有了計(jì)數(shù)模塊還不能滿足設(shè)計(jì)的要求，任何一個(gè)設(shè)計(jì)都是需要一定的硬件設(shè)備來表達(dá)。頻頻計(jì)數(shù)器的顯示模塊的輸入信號(hào)主要來自于頻頻計(jì)數(shù)器計(jì)數(shù)模塊的計(jì)數(shù)信息，它的輸出信號(hào)是choose和segment，以用來驅(qū)動(dòng)計(jì)數(shù)顯示的8個(gè)LED七段顯示數(shù)碼管，在輸出信號(hào)中，為了節(jié)省資源,(7downto0)來進(jìn)行8個(gè)LED七段顯示數(shù)碼管的選擇,從而將輸出信號(hào)segment(6downto0)送到相應(yīng)的LED七段顯示數(shù)碼管上以完成頻率計(jì)數(shù)的顯示。最后將計(jì)數(shù)位選擇電路的輸出信號(hào)q送到七段顯示譯碼電路的輸入端口，將其轉(zhuǎn)化成用來點(diǎn)燃LED七段顯示數(shù)碼管的segment信。在這里就運(yùn)用了人體生理學(xué)的一個(gè)結(jié)論，人的眼睛能分辨的時(shí)間是1/16秒，即頻率為25Hz左右。顯示模塊中數(shù)字位選的問題解決后就需要解決另外一個(gè)問題了，那就是如何將程序中的數(shù)字在數(shù)碼管上有效顯示出來，即如何讓我們能一眼就看出來顯示的數(shù)字是0、9這十個(gè)數(shù)字。另外，為了使程序能和硬件（七段數(shù)碼管）能有效的結(jié)合起來，還需要一個(gè)38譯碼器在中間架起一個(gè)“橋梁”。 segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 WHEN 0010=segment=1011011。 WHEN 0110=segment=1111101。 WHEN OTHERS=segment=XXXXXXX。 八進(jìn)制計(jì)數(shù)器我們來描述下三個(gè)子電路，然后再描述顯示模塊的總體功能。ENTITY count8 ISPORT( clk:IN STD_LOGIC。BEGINprocess(clk)beginIF(clk39。039。end if。 計(jì)數(shù)位選擇電路計(jì)數(shù)位選擇電路的功能示根據(jù)八進(jìn)制計(jì)數(shù)器count8輸出的選擇信號(hào)sel來選擇對(duì)應(yīng)顯示位的計(jì)數(shù)數(shù)據(jù)，作為送到七段顯示譯碼電路的輸入數(shù)據(jù)。ENTITY time_choose ISPORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。END time_choose。END CASE。在計(jì)數(shù)器顯示模塊的VHDL描述中,我們引用元件的形式來調(diào)用上面描述過的四個(gè)子電路，秒表顯示模塊的VHDL描述如下：LIBRARY IEEE。 sec:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。ARCHITECTURE rt1 OF display ISCOMPONENT count8PORT(clk:IN STD_LOGIC。 sec10:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。COMPONENT seg7PORT(q:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL q:STD_LOGIC_VECTOR(3 DOWNTO 0)。U2:time_choose PORT MAP(sel_tmp,sec10,sec,q)。編譯通過后，生成的符號(hào)如圖212所示，仿真波形圖如圖213所示。頂層文件設(shè)計(jì)程序如下：LIBRARY IEEE。 enable:IN STD_LOGIC。ARCHITECTURE rt1
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