基于fpga的超聲波測(cè)距電路和其擴(kuò)展應(yīng)用eda技術(shù)課程設(shè)計(jì)-wenkub
2023-07-07 13:44:34 本頁(yè)面
【正文】 50%，且可大致畫時(shí)序圖如下：，計(jì)量時(shí)鐘為100KHZ，則觸發(fā)周期可以計(jì)算為：其中， 為觸發(fā)計(jì)數(shù)上升沿?cái)?shù)； 為測(cè)距往返最大值的上升沿計(jì)數(shù)。不然會(huì)出現(xiàn)返回信號(hào)混疊引起計(jì)算錯(cuò)誤。25MHZ為1KHZ的25000倍，因而從0到12499計(jì)數(shù)。VHDL語(yǔ)言可以調(diào)用的IEEE庫(kù)，其中常用的包含大多數(shù)數(shù)學(xué)運(yùn)算需求和數(shù)據(jù)的類型轉(zhuǎn)換，在此提出類型轉(zhuǎn)換資料，方便今后的使用四、模塊化建構(gòu) 根據(jù)功能要求可以分析需要建立的模塊如下圖：接下來(lái)進(jìn)行逐步分析構(gòu)建：板子提供的晶振為25MHZ，而其他有關(guān)時(shí)鐘的模塊，考慮人眼視覺暫留，觸發(fā)時(shí)間和所需精度要求，可以選取時(shí)鐘頻率分別為100KHZ和1KHZ。 用FPGA產(chǎn)生一滿足超聲波模塊的觸發(fā)信號(hào)，使之開始工作，等待接受回聲信號(hào)。 感應(yīng)角度不大于15度；三、可行性分析 要實(shí)現(xiàn)以上所描述的功能，我們可以從三方面進(jìn)行可行性分析： FPGAFPGA型號(hào)為EP4CE6E22C8N，其Total logic elements 為6272，滿足大多數(shù)開發(fā)要求。但此次課設(shè)使用FPGA用硬件描述語(yǔ)言來(lái)構(gòu)建此電路是對(duì)FPGA本身功能和各模塊使用的學(xué)習(xí)和提升。我本次課設(shè)選題為：基于FPGA的超聲波測(cè)距電路和其擴(kuò)展應(yīng)用。 可編程邏輯器件及EDA技術(shù)課程設(shè)計(jì) ——基于FPGA的超聲波測(cè)距電路和其擴(kuò)展應(yīng)用摘要本課設(shè)使用FPGA和其他模塊為硬件基礎(chǔ)，以VHDL為硬件描述語(yǔ)言進(jìn)行超聲波測(cè)距電路的搭建，完成數(shù)碼管精度為2厘米的實(shí)時(shí)顯示，并且在基本電路的基礎(chǔ)上使用蜂鳴器擴(kuò)展出“倒車?yán)走_(dá)”功能，在距離不同的區(qū)間內(nèi)蜂鳴器會(huì)響出不同的頻率的聲音，總體是距離越小，頻率越高。用以實(shí)踐在課堂上所學(xué)知識(shí)內(nèi)容，加深理解。二、功能描述:使在數(shù)碼管上實(shí)時(shí)顯示障礙物與測(cè)試模塊的距離，要求顯示米、分米和厘米位，數(shù)碼管精度為2厘米，實(shí)時(shí)顯示，并且在基本電路的基礎(chǔ)上使用蜂鳴器擴(kuò)展出“倒車?yán)走_(dá)”功能，在距離不同的區(qū)間內(nèi)蜂鳴器會(huì)響出不同的頻率的聲音，總體是距離越小，頻率越高。 PERIPHERAL ”特權(quán)同學(xué)“開發(fā)板（SFCY4）,晶振（25MHZ），撥碼開關(guān)4個(gè)，共陰極數(shù)碼管（LG3641AH），蜂鳴器，按鍵等。回聲引腳接受到回聲信號(hào)后，開始記錄整個(gè)高電平所持續(xù)時(shí)間，再根據(jù)脈沖周期計(jì)算的超聲波往返的總時(shí)間，用公式S=340*T/2來(lái)計(jì)算相對(duì)距離（340為默認(rèn)聲速，可調(diào)）。采用“計(jì)數(shù)取反”的方法進(jìn)行分頻。 以分頻模塊提供的100KHZ為時(shí)鐘，周期為10微秒，其中高電平為5微秒。再者，每次發(fā)射接收數(shù)據(jù)所需時(shí)間要保證兩個(gè)方面：第一，發(fā)射周期要保證大于返回高電平持續(xù)的兩倍；第二，數(shù)據(jù)刷新速度要適應(yīng)人眼視覺感官。（為滿足發(fā)射和返回信號(hào)的實(shí)時(shí)性，應(yīng)滿足兩倍的）。以分頻模塊提供的100KHZ為時(shí)鐘，周期為10微秒。數(shù)據(jù)寬度根據(jù)最大測(cè)距距離可確定為12位。接下來(lái)傳給顯示模塊。高位在2號(hào)位，中位在1號(hào)位，低位在0號(hào)位。此擴(kuò)展功能模塊，有很大的設(shè)計(jì)自由度。五、編程下載編程： 編程采用模塊化設(shè)計(jì)的方法。六、課設(shè)感悟本次課程設(shè)計(jì)的最后結(jié)果能準(zhǔn)確實(shí)現(xiàn)最初設(shè)計(jì)的諸多功能，在實(shí)時(shí)性和穩(wěn)定性上也良好表現(xiàn)。不能不驗(yàn)證就連接到整體系統(tǒng)中，一旦出現(xiàn)問題就會(huì)不知道從哪里檢查問題，也很浪費(fèi)時(shí)間！ ，這樣能節(jié)省很多設(shè)計(jì)時(shí)間，直接調(diào)用即可。附錄HCSR04工作原理：use 。entity system is port ( clk_in ,ECHO_N,SWITCH_N: in std_logic。end system。signal T,M:UNSIGNED(11 downto 0)。end ponent。ponent scanner is port(clk_in:in std_logic。 TRIG:OUT STD_LOGIC )。 led_dig:out std_logic_vector(7 downto 0)。 TIM:OUT UNSIGNED(11 DOWNTO 0))。 BUZZ: OUT STD_LOGIC )。u3:LAUNCH port map(CLK_100KHz,TRIG_N)。U7:switch1 PORT MAP(CLK_100KHz,SWITCH_N,T,BUZZ_N)。use 。end scanner。139。i:=2。end case。 LIBRARY IEEE。ENTITY LAUNCH ISPORT(CLK_10U:IN STD_LOGIC。SIGNAL COUNT:SUB_IN。 THEN IF COUNT=12000 THEN COUNT=0。 END PROCESS。039。library IEEE。entity freq_div is port(clk_in_25MHz:in std_logic。architecture Behavioral of freq_div is signal temp_counter_1KHz:std_logic。event a
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