基于libero的數(shù)字邏輯設(shè)計(jì)仿真實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告(實(shí)驗(yàn)5到8)-wenkub
2023-04-26 22:40:20 本頁(yè)面
【正文】 gn DataA[3]=A3。 wire[3:0]DataA,DataB。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理模塊及測(cè)試平臺(tái)代碼清單// module hc_85(A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEB)。參考附錄D的設(shè)計(jì)代碼、測(cè)試平臺(tái)代碼（可自行編程）及附錄F的步驟，完成74HC2874HC874HC1374HC1474HC153相應(yīng)的設(shè)計(jì)、綜合及仿真。熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少？分析是否有出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。后面實(shí)驗(yàn)中的仿真使用相同方法處理）綜合結(jié)果。5 a=0。initialbegina=0。endmodule`timescale 1ns/1nsmodule testbench。input [4:1]A,B。參考附錄C中“一個(gè)完整的例子”，進(jìn)行針對(duì)74系列基本門(mén)電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。（選做） 實(shí)驗(yàn)報(bào)告基本門(mén)電路一、實(shí)驗(yàn)?zāi)康牧私饣赩erilog的基本門(mén)電路的設(shè)計(jì)及其驗(yàn)證。熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。參考附錄D的設(shè)計(jì)代碼、測(cè)試平臺(tái)代碼（可自行編程）及附錄C的步驟，完成74HC00、74HC074HC074HC074HC374HC86相應(yīng)的設(shè)計(jì)、綜合及仿真。output[4:1]Y。reg a,b。b=0。5 b=0。（將相關(guān)窗口調(diào)至合適大小，使RTL圖能完整顯示，對(duì)窗口截圖，后面實(shí)驗(yàn)中的綜合使用相同方法處理）第二次仿真結(jié)果（綜合后）。有時(shí)間延遲，時(shí)間大約為500ps。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件（參考附錄C）。記錄74HC85的綜合結(jié)果，以及相應(yīng)的功能仿真結(jié)果。 input A3,A2,A1,A0,B3,B2,B1,B0,IAGB,IASB,IAEB。 assign DataA[0]=A0。 assign DataB[0]=B0。 always(DataADataB) begin if(DataADataB) begin QAGB=1。QASB=1。!IAEB) begin QAGB=1。IASBamp。 end else if(IAEB) begin QAGB=0。IASBamp。 end if(!IAGBamp。QAEB=0。wire QAGB,QASB,QAEB。 repeat(20) 20 A2=$random。 repeat(20) 20 A0=$random。 repeat(20) 20 B2=$random。 repeat(20) 20 B0=$random。 repeat(10) 40 IASB=$random。initial begin 400$finish?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少？分析是否有出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。參考附錄D的設(shè)計(jì)代碼、測(cè)試平臺(tái)代碼（可自行編程）及附錄F的步驟，完成74HC774HC1174HC1674HC194相應(yīng)的設(shè)計(jì)、綜合及仿真。input RD1N,SD1N,CP1。assign Q1N=~Q1。e
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