eda課程設(shè)計(jì)--eda課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告-wenkub
2023-04-26 22:18:37 本頁面
【正文】 mp=11111110 THENtmp:=11111111。EVENT AND clk=39。 BEGINIF reset=39。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。模塊程序如下：LIBRARY IEEE。三角波波形是對(duì)稱的，每邊呈線形變化，所以可以根據(jù)數(shù)據(jù)做簡(jiǎn)單運(yùn)算，就可以得到三角波。q=tmp。 THEN 檢測(cè)時(shí)鐘上升沿IF tmp=00000000 THEN tmp:=11111111。 THEN tmp:=11111111。END dcrs。 USE 。當(dāng)復(fù)位信號(hào)為1時(shí)，當(dāng)每當(dāng)檢測(cè)到時(shí)鐘上升沿時(shí)，計(jì)數(shù)值減1，當(dāng)減到0后賦值到最大。 END PROCESS。 遞增到最大值清零 ELSE tmp:=tmp+1。 復(fù)位信號(hào)清零ELSIF clk39。 ARCHITECTURE behave OF icrs ISBEGINPROCESS(clk,reset)VARIABLE tmp : STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。計(jì)數(shù)值增加呈現(xiàn)線性關(guān)系，因此輸出的波形是遞增的斜波。明確每個(gè)模塊的功能以后，開始編寫各個(gè)模塊的程序。此方案設(shè)計(jì)簡(jiǎn)便、節(jié)約制作元件和成本、控制簡(jiǎn)便等優(yōu)點(diǎn)，因此作為波形函數(shù)輸出控制方式。波形函數(shù)輸出控制方式選擇利用VHDL語言寫出數(shù)據(jù)選擇器，然后每種函數(shù)發(fā)生器的輸出和數(shù)據(jù)選擇器輸入相連接，通過控制開關(guān)選擇對(duì)應(yīng)的波形輸出。由此可確定系統(tǒng)的總體原理框圖為：波形發(fā)生模塊時(shí)鐘clk復(fù)位reset波形輸出選擇模塊三、方案選擇波形函數(shù)發(fā)生方案對(duì)比選擇波形函數(shù)發(fā)生是本設(shè)計(jì)的最重要的部分，實(shí)現(xiàn)函數(shù)發(fā)生的途徑也有很多，因此必須選擇一種易于實(shí)現(xiàn)且精度高的方案，以此來提高本設(shè)計(jì)的實(shí)用性。本設(shè)計(jì)是一個(gè)基于VHDL的采用自頂向下設(shè)計(jì)方法實(shí)現(xiàn)的信號(hào)發(fā)生器，該設(shè)計(jì)方法具有外圍電路簡(jiǎn)單，程序修改靈活和調(diào)試容易等特點(diǎn)，并通過計(jì)算機(jī)仿真證明了設(shè)計(jì)的正確性。EDA課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告 裝訂線EDA課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告學(xué) 院 信息工程學(xué)院專 業(yè) 通信工程 學(xué) 號(hào) 姓 名 任課教師 2013年 10 月30 日一、FPGA簡(jiǎn)介隨著基于FPGA的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)等領(lǐng)域的重要性日益突出。二、題目分析要求設(shè)計(jì)一個(gè)函數(shù)發(fā)生器，該函數(shù)發(fā)生器能夠產(chǎn)生遞增斜波、遞減斜波、方波、三角波、正弦波、及階梯波，并且可以通過選擇開關(guān)選擇相應(yīng)的波形輸出；系統(tǒng)具有復(fù)位的功能；通過按鍵確定輸出的波形及確定是否輸出波形。本信號(hào)發(fā)生器利用在系統(tǒng)編程技術(shù)和FPGA芯片產(chǎn)生。方案二完全可以得到方案一的設(shè)計(jì)要求，而且只需一個(gè)D/A轉(zhuǎn)換器就可以。四、系統(tǒng)細(xì)化框圖通過以上各個(gè)模塊的分析最終確定函數(shù)信號(hào)發(fā)生器系統(tǒng)的最終整體的原理框圖為：波形選擇模塊遞增斜波模塊遞減斜波模塊三角波模塊階梯波模塊正弦波模塊方波模塊時(shí)鐘clk復(fù)位reset波形選擇開關(guān)D/A轉(zhuǎn)換器系統(tǒng)時(shí)鐘輸入后，通過復(fù)位開關(guān)選擇是否產(chǎn)生波形，當(dāng)各個(gè)模塊產(chǎn)生相應(yīng)的信號(hào)波形后，通過波形選擇模塊波形選擇開關(guān)選澤輸出不同的波形，再通過D/A轉(zhuǎn)換器轉(zhuǎn)換，就可以把數(shù)字信號(hào)（由FPGA輸出）變成了相應(yīng)模擬的信號(hào)波形。遞增斜波模塊遞增斜波icrs的VHDL程序如附錄所示，其中clk是輸入時(shí)鐘端口，reset為輸入復(fù)位端口，q為八位二進(jìn)制輸出端口。從仿真波形圖也能看出這種變化規(guī)律。 ENTITY icrs IS PORT(clk,reset: IN STD_LOGIC。BEGINIF reset=39。EVENT AND clk=39。 遞增運(yùn)算 END IF。 END behave。計(jì)數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的斜波。USE 。ARCHITECTURE behave OF dcrs ISBEGINPROCESS(clk,reset)VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。 復(fù)位信號(hào)置最大值ELSIF clk39。
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