【正文】 e clk,negedge Rst_n) beginEDA中國門戶網站 ? u P r [ z 異步復位：它是指無論時鐘沿是否到來，只要復位信號有效，就對系統進行復位。 ...EDA中國門戶網站 f。 if (!Rst_n)F G,i zamp。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯式傳播下去。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。另外還要注意的地方是，如果使用片內ROM的話（大部分情況下如此，現在已經很少有用外部擴ROM的了），一定要將EA引腳拉高，否則會出現程序亂跑的情況。接下來就是檢查復位引腳電壓是否正常。什么叫做OTP片、掩膜片，兩者的區(qū)別何在？OTP means one time program，一次性編程MTP means multi time program，多次性編程OTP（One Time Program）是MCU的一種存儲器類型MCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類型。）答案：FPGA是可編程ASIC。FPGA中內嵌豐富的通用電路，如CPU、RAM、PCI接口電路等等這樣在提高了FPGA集成度的同時進一步加快了設計進度，同時減少了系統廠家的外圍成本。這些系統對穩(wěn)定性和運行環(huán)境的要求不可謂不高，說明FPGA產品的穩(wěn)定性是可靠性是可以信賴的。從上面的比較可以看出來FPGA和ASIC各有各的優(yōu)勢在實際應用中應根據設計和產品的定位來選用。而且，如果產品需要升級或做一些比較小的調整，用FPGA實現是很方便的，只要將改動后的代碼重新燒錄進FPGA即可（一般設備可以保留下載口，這樣甚至可以作到設備在現場的遠程在線下載），但如果是ASIC產品則需要重新進行綜合、前后仿真、樣片生產測試和量產，這樣的時間成本遠大于FPGA產品，對于產品上未成熟時期或市場急需的產品這樣的時間成本，和相應造成的人員成本和經濟成本往往是不能接受的，而且產品在未大量現場應用時一般都會存在缺陷，如果采用ASIC設計的設備一旦出現由于ASIC的問題引發(fā)的故障則“用戶很生氣、后果很嚴重”，因為此時設備修改起來相當麻煩，您需要從新布板、從新設計、從新驗證、甚至要從新化幾個月的時間等待芯片廠家為您提供與現有ASIC管腳和功能以至協議完全不一樣的芯片！這還不是最嚴重的，更要命的是可能您將好不容易攻下的市場永遠的失去了他還向您索賠！嗚呼哀哉！而且因為ASIC的樣片制造有一次性不返還的NRE費用，根據使用的不同工藝和設計規(guī)模大小，從幾萬到數十萬甚至上百萬美金不等，造成ASIC前期價格非常高，而一旦此顆芯片從技術到市場任何一個環(huán)節(jié)出現問題，那么我們不僅不能享受到SAIC價格優(yōu)勢帶來的好處，我們還可能為其NRE費用買單，造成使用ASIC實現的成本遠高于使用FPGA實現的經濟成本。FPGA的設計過程和ASIC的設計過程在系統設計、詳細設計和RTL級編碼RTL級仿真階段基本一樣，但是經過綜合生成網表后只需進行一次仿真即可，而且如果這次仿真通過即可使用燒錄軟件將設計輸入FPGA母片中在調試電路板上進行系統級驗證。然后進行進一步的詳細設計，這一步包括各個大模塊內部的再次模塊劃分，內部小模塊之間的接口確定等。下面我們分別從這2類集成電路的特點和如何使用這2類集成電路來實現我們的設計需求來進行比較，以為我們以后的系統設計提供借鑒。這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數據輸入和輸出都由地址的變化控制。名詞：SRAM、SSRAM、SDRAMSRAM：靜態(tài)RAMDRAM：動態(tài)RAMSSRAM：Synchronous Static Random Access Memory同步靜態(tài)隨機訪問存儲器。什么是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。建立時間(Setup Time)和保持時間（Hold time）。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數據穩(wěn)定不變的時間。什么是線與邏輯，要實現它，在硬件特性上有什么具體要求？將兩個門電路的輸出端并聯以實現與邏輯的功能成為線與。集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。負反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調節(jié)作用。電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數和恒等于零。描述反饋電路的概念，列舉他們的應用。電壓負反饋的特點：電路的輸出電壓趨向于維持恒定。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。在硬件上，要用OC門來實現，同時在輸出端口加一個上拉電阻，由于不用OC門可能使灌電流過大，而燒壞邏輯門。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間Setup time,這個數據就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數據才能被打入觸發(fā)器。建立時間是指在時鐘邊沿前，數據信號需要保持不變的時間。產生毛刺叫冒險。它的一種類型的SRAM。SDRAM：Synchronous DRAM同步動態(tài)隨機存儲器FPGA和ASIC的概念，他們的區(qū)別。首先我們以FPGA為代表比較可編程邏輯器件和ASIC，它們最大的區(qū)別就是FPGA在不知道使用者的具體需求之前就已經按一定的配置制造好了所有的電路，使用者再根據自己的設計需要選用其中的電路來使用，而ASIC是根據使用者的設計需求來制造其中的電路。再下一步是進行RTL級編碼，即使用硬件描述語言進行實際的電路的設計，類似于軟件業(yè)的代碼編寫。根據上面的介紹我們可以看出同一個設計使用FPGA實現比用ASIC實現可以節(jié)省一次后仿真和樣片的生產2個步驟，根據不同的設計和工藝廠家這2個步驟通常需要6周或更長時間，如果需要量產那么如果使用ASIC那么第一批量產芯片還需要5周或更長時間。當然ASIC還是尤其絕對優(yōu)勢的一面，比如當事實證明其ASIC相當成熟，則其最終單片成本普遍較FPGA產品低一些，而且它的一些應用也是FPGA可能永遠無法實現的，比如用來實現大規(guī)模的CPU、DSP和支持多層協議的交換芯片等。但通過和大量應用工程師的交流，筆者了解到他們對FPGA產品有一些認識誤區(qū)，筆者也在這里討論一下。其次認為ASIC運行的速度要不FPGA更高，其實這個概念沒錯，但這只對頻率非常高的設計而言，如CPU，在通常應用情況下而者沒有區(qū)別，筆者就親眼見過原來上海滬科公司的單板式底成本2?？傊瓼PGA和ASIC產品的使用要根據產品的定位和設計需要來選用，ASIC產品適用于設計規(guī)模特別大，如CPU、DSP或多層交換芯片等，或者是應用于技術非常成熟且利潤率非常低的產品，如家用電器和其它消費類電器，亦或是大量應用的通用器件如RAM、PHY等。 ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。MASKROM的MCU價格便宜，但程序在出廠時已經固化，適合程序固定不變的應用場合；FALSHROM的MCU程序可以反復擦寫，靈活性很強，但價格較高，適合對價格不敏感的應用場合或做開發(fā)用途；OTP ROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應用場合，尤其是功能不斷翻新、需要迅速量產的電子產品。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。有時用仿真器可以，而燒入片子不行，往往是因為EA引腳沒拉高的緣故（當然，晶振沒起振也是原因只一）。遇到系統不穩(wěn)定時，就可以并上電容試試（越靠近芯片越好）。 1如何解決亞穩(wěn)態(tài)。 1IC設計中同步復位與異步復位的區(qū)別。 同步復位：顧名思義，同步復位就是指復位信號只有在時鐘上升沿到來時，才能有效。~!aGuestl9e M r39。 endEDA中國門戶網站9o2_2TF。用Verilog描述如下： Y/j LJ5}GuestJ7i8Guest c、因為他只有在時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。{ c i Xamp。同時還要考慮，諸如：clk skew,組合邏輯路徑延時,復位延時等因素。EDA中國門戶網站 d5g$ { U4Q Rz y9p t {:}(m(t z c、異步復位信號識別方便，而且可以很方便的使用FPGA的全局復位端口GSR。 缺點：EDA中國門戶網站 _ VX V O W OEDA中國門戶網站%N!Q d2Z ] } WK DJrs*z s這樣就可以兩全其美了。在時鐘脈沖的有效邊沿作用后的有限個門延后，輸出達到穩(wěn)定值。Mealy狀態(tài)機的輸出是現態(tài)和所有輸入的函數，隨輸入變化而隨時發(fā)生變化。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經過時鐘域2的同步器同步后，才能進入時鐘域2。所以通常只同步很少位數的信號。我們可以在跨越Clock Domain時加上一個低電平使能的Lockup Latch以確保Timing能正確無誤。問，觸發(fā)器D2的建立時間T3和保持時間應滿足什么條件。隨著規(guī)模增大，所需要的向量數量以指數增長，驗證所需時間占到整個設計周期的50，且這種方法難以保證足夠的覆蓋率，因而對片上系統芯片設計已成為設計流程的瓶頸，所以必須有更有效的時序驗證技術取代之。它提取整個電路的所有時序路徑，通過計算信號沿在路徑上的延遲傳播找出違背時序約束的錯誤，主要是檢查建立時間和保持時間是否滿足要求，而它們又分別通過對最大路徑延遲和最小路徑延遲的分析得到。1一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing。 if(sl[0]) out=a。 if(!sl[2]) out=c。amp。 else out=out_temp。（揚智電子筆試） 數字電子技術基礎49頁2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（飛利浦－大唐筆試） 3畫出Y=A*B+C的cmos電路圖。（未知） 3給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門實現（實際上就是化 簡）。（揚智電子筆試） 4用傳輸門和倒向器搭一個邊沿觸發(fā)器。（未知） 4D觸發(fā)器和D鎖存器的區(qū)別。 （南山之橋） 5（未知） 6BLOCKING NONBLOCKING 賦值的區(qū)別。 input reset。 always (posedge clk or posedge reset) if(reset) q = 0。 output clk_o。 else out = in。（漢王筆試） PAL，PLD，CPLD，FPGA。（未知） 6一個狀態(tài)機的題目用verilog實現（不過這個狀態(tài)機畫的實在比較差，很容易誤解 的）。 （1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計 的要求。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。（飛利浦－大唐筆試） 7現有一用戶需要一種集成電路產品，要求該產品能夠實現如下功能：y=lnx，其中，x 為4位二進制整數輸入信號。（降低溫 度，增大電容存儲容量）（Infineon筆試） 80、Please draw schematic of a mon SRAM cell with 6 transistors,point out which nodes can store data and which node is wo