不同公司數(shù)字電路筆試試題-wenkub
2023-04-08 05:47:04 本頁面
【正文】 芯片外部加電容。說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。（線或則是下拉電阻）什么是Setup 和Holdup時(shí)間？（漢王筆試）setup和holdup時(shí)間,區(qū)別.（南山之橋）解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。同步電路利用時(shí)鐘脈衝使其子系統(tǒng)同步運(yùn)作，而非同步電路不使用時(shí)鐘脈衝做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號(hào)使之同步。同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。由於非同步電路具有下列優(yōu)點(diǎn)無時(shí)鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性因此近年來對(duì)非同步電路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設(shè)計(jì)，也開始採用非同步電路設(shè)計(jì)。（未知）解釋setup和hold time violation，畫圖說明，并說明解決辦法。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。（仕蘭微電子）什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。建立時(shí)間是指觸發(fā) 器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信 號(hào)需要保持不變的時(shí)間。 說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。 1如何解決亞穩(wěn)態(tài)。 1IC設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。（飛利浦－大唐筆試） Delay period setup ? hold 1時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。（威盛VIA 上海筆試試題） 1說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（未知） 2卡諾圖寫出邏輯表達(dá)使。（威盛筆試題circuit ） 2畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。（科廣試題） 3用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。 3給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。（未知） 4用波形表示D觸發(fā)器的功能。（威盛） 4畫出一種CMOS的D鎖存器的電路圖和版圖。（未知） 5latch與register的區(qū)別,。（南山之橋） 5用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭微電子） 60、數(shù)字電路設(shè)計(jì)當(dāng)然必問Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（揚(yáng)智電子筆試） module dff8(clk , reset, d, q)。 output [7:0] q。
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