不同公司數(shù)字電路筆試試題-展示頁
2025-04-02 05:47本頁面
【正文】 據(jù)穩(wěn)定不變的時間。（未知） 解釋setup和hold time violation，畫圖說明，并說明解決辦法。 同時在輸出端口應(yīng)加一個上拉電阻。 什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時鐘之間有固定的因果關(guān)系。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。（仕蘭微電子）什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。建立時間(Setup Time)和保持時間（Hold time）。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。（未知）解釋setup和hold time violation，畫圖說明，并說明解決辦法。在硬件上，要用oc門來實現(xiàn)（漏極或者集電極開路），由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應(yīng)加一個上拉電阻。由於非同步電路具有下列優(yōu)點無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性因此近年來對非同步電路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設(shè)計，也開始採用非同步電路設(shè)計。電路設(shè)計可分類為同步電路和非同步電路設(shè)計。同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。同步電路利用時鐘脈衝使其子系統(tǒng)同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。什么是線與邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。（線或則是下拉電阻）什么是Setup 和Holdup時間？（漢王筆試）setup和holdup時間,區(qū)別.（南山之橋）解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（威盛VIA 上海筆試試題）Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達(dá)芯片，這個T就是建立時間Setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。產(chǎn)生毛刺叫冒險。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。在硬件上，要用oc門來實現(xiàn)，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。
法律信息相關(guān)推薦
鄂ICP備17016276號-1