【正文】 Array Logic)、門陣列邏輯GAL(Gate Array Logic)、可編程邏輯器件 PLD(Programmable Logic Device)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 早 期，這種指令集的特點(diǎn)是指令數(shù)目少，每條指令都采用標(biāo)淮字長、執(zhí)行時間短、中央處理器的實(shí)作細(xì)節(jié)對于機(jī)器級程序是可見的等等。在當(dāng)時的工業(yè)和設(shè)計(jì)領(lǐng)域，對 RISC 的性能優(yōu)劣有大量持續(xù)不斷的爭論。很明顯，需要有更多緩存器 (以及后來的緩存 )來支持更高頻率的操作。事實(shí)上，相比用更精簡的一系列指令來完成同一個任務(wù)，用單一復(fù)雜指令甚至?xí)?。這是編譯器的使用逐漸增多而匯編語言的使用相對減少所導(dǎo)致的。 當(dāng)時設(shè)計(jì)的一個通常目標(biāo)是為每個指令都提供所有的尋址模式，稱為「正交性」。 一旦具有大數(shù)量的緩存器，相關(guān)的指令字 (opcode)將會需要更多的位位（使用寶貴的 RAM）來定位緩存器。 還有一個因素是當(dāng)時的內(nèi)部存儲器不僅容量少，而且速度很慢，使用的都是磁性技術(shù)。在內(nèi)部存儲器容量受限的應(yīng)用中，具有極高訊息密度的程序更加實(shí)用。 risc 和 cisc 在早期的計(jì)算機(jī)業(yè)界，編譯器技術(shù)尚未出現(xiàn)， 程序是以機(jī)器語言或匯編語言電子信息工程 053 李壽春 7 完成的。 圖 哈佛結(jié)構(gòu)圖示 哈佛結(jié)構(gòu)的微處理器通常具有較高的執(zhí)行效率。舉一個最簡單的對存儲器進(jìn)行讀寫操作的指令，指令 1 至指令 3 均為存、取數(shù)指令，對馮 .諾曼結(jié)構(gòu)處理器，由于取指令和存取數(shù)據(jù)要從同一個存儲空間存取，經(jīng)由同一總線傳輸，因而它們無法重疊執(zhí)行，只有一個完成后再進(jìn)行下一個 。但是，這種指令和數(shù)據(jù)共享同一總線的結(jié)構(gòu)，使得信息流的傳輸成為限制計(jì)算機(jī)性能的瓶頸，影響了數(shù)據(jù)處理速度的提高。 圖 馮 1945 年，馮大多數(shù) CPU采用馮設(shè)計(jì)將使用 VHDL 語言， EDA 工具使用 Altera 公司自行設(shè)計(jì)的第四代 PLD電子信息工程 053 李壽春 4 開發(fā)軟件 QuartusⅡ，采用 FPGA 的方式實(shí)現(xiàn)。 （ 6） 設(shè)計(jì)周期： RISC 微處理器結(jié)構(gòu)簡單，布局緊湊，設(shè)計(jì)周期短，且易于采用最新技術(shù)； CISC 微處理器結(jié)構(gòu)復(fù)雜，設(shè)計(jì)周期長。 （ 2） 存儲器操作： RISC 對存儲器操作有限制，使控制簡單化；而CISC 機(jī)器的存儲器操作指令多，操作直接。因此，在 RISC 機(jī)器上實(shí)現(xiàn)特殊功能時，效率可能較低。目前， RISC 的應(yīng)用范圍很廣泛，大到各種超級計(jì)算機(jī)、工作站、服務(wù)器，小到各類嵌入式設(shè)備、家用游戲機(jī)、消費(fèi)電子產(chǎn)品、工業(yè)控制計(jì)算機(jī)，都可以看到 RISC 的身影。這樣， RISC 產(chǎn) 生并發(fā)展了起來。此外，盡管 VLSI（超大規(guī)模集成電路 Ve ry Large Scale Integrated circuites)技術(shù)現(xiàn)在已達(dá)到很高的水平，但也很難把 CISC 的全部硬件做在一個芯片上，這也妨礙單片計(jì)算機(jī)的發(fā)展。 當(dāng)計(jì)算機(jī)的設(shè)計(jì)沿著這條道路發(fā)展時，有些人沒有隨波逐流，他們回過頭去看一看過去走過的道路，開始懷疑這種傳統(tǒng)的做法： IBM 公司設(shè)在紐約 Yorktown的 JhomasI?Wason 研究中心于 1975 年組織力量研究指令系統(tǒng)的合理性問題，因?yàn)楫?dāng)時已感到，日趨龐雜的指令系統(tǒng)不但不易實(shí)現(xiàn)，而且還可能降低系統(tǒng)性能。電子信息工程 053 李壽春 1 1 引言 CPU 簡介 CPU 從最初發(fā)展至今已經(jīng)有二十多年的歷史了，這期間，按照其處理信息的字長， CPU 可以分為：四位微處理器、八位微處理器、十六位微處理器、三十二位微處理器以及六十四位微處理器等等。1979 年以帕特遜教授為首的一批科學(xué)家也開始在美國加冊大學(xué)伯克萊分校開展這一研究。在CISC 中，許多復(fù)雜指令需要極復(fù)雜的操作，這類指令多數(shù)是某種高級語言的直接翻版，因而通用性差。 RISC 是英文“ Reduced Instruction Set Computings”的縮寫，中文意思是“精簡指令集”。 目前常見使用 RISC 的處理器包括 DEC Alpha、 ARC、 ARM、 MIPS、 PowerPC、 SPARC 和 SuperH 等。但可以利用流水技術(shù)和超標(biāo)量技術(shù)加以改進(jìn)和彌補(bǔ)。 （ 3） 程序： RISC 匯編語言程序一般需要較大的內(nèi)存空間，實(shí)現(xiàn)特殊功能時程序復(fù)雜，不易設(shè)計(jì)；而 CISC 匯編語言程序編程相對簡單，科學(xué)計(jì)算及復(fù)雜 操作的程序社設(shè)計(jì)相對容易，效率較高。 （ 7） 用戶使用： RISC 微處理器結(jié)構(gòu)簡單，指令規(guī)整，性能容易把握，易學(xué)易用； CISC 微處理器結(jié)構(gòu)復(fù)雜，功能強(qiáng)大，實(shí)現(xiàn)特殊功能容易。 電子信息工程 053 李壽春 5 2 CPU 設(shè) 計(jì)思路 cpu 的兩種架構(gòu) 設(shè)計(jì) RISCCPU，首先要考慮架構(gòu)。諾依曼結(jié)構(gòu)。諾依曼首先提出了“存儲程序”的概念和二進(jìn)制原理，后來，人們把利用這種概念和原理設(shè)計(jì)的電子計(jì)算機(jī)系統(tǒng)統(tǒng)稱為“馮 .諾曼型結(jié)構(gòu)”計(jì)算機(jī)。諾依曼結(jié)構(gòu)圖示 馮 電子信息工程 053 李壽春 6 在典型情況下，完成一條指令需要 3 個步驟，即：取指令、指令譯碼和執(zhí)行指令。 （ 2） 哈佛結(jié)構(gòu)是一種將程序指令存儲和數(shù)據(jù)存儲分開的存儲器結(jié)構(gòu)。其程序指令和數(shù)據(jù)指令分開組織和存儲的，執(zhí)行時可以預(yù)先讀取下一條指令。為了便于編寫程序，計(jì)算機(jī)架構(gòu)師設(shè)計(jì)出越來越復(fù)雜的指令，可以直接對應(yīng) 高級 程序語言的 高級 功能。當(dāng)時內(nèi)部存儲器中的每一字節(jié)都很寶貴，例如只有幾千個字節(jié)來儲存某個完整系統(tǒng)。憑借高密度打包的指令，存取慢速資源的頻率可以降低。 基于上述原因，微處理器設(shè)計(jì)師盡可能 使指令做更多的工作。這給微處理器增加了一些復(fù)雜性，但理論上每個可能的命令均可單獨(dú)調(diào)整。值得注意的是，由于編寫編譯器的難度很大，當(dāng)時編譯器并不能充分利用 CISC 處理機(jī)所提供的各種特性。這看上去有些自相矛盾，卻源自于微處理機(jī)設(shè)計(jì)者所花的 時間和精力：設(shè)計(jì)者一般沒有時間去調(diào)整每一條可能被用到的指令，通常他們只優(yōu)化那些常用的指令。為此，必須降低微處理機(jī)原本的復(fù)雜度，以節(jié)省出空間給新增的緩存器和緩存。 精簡指令集，是電腦中央處理器的一種設(shè)計(jì)模式，也被稱為 RISC(Reduced Instruction Set Computing 的縮寫 )。 實(shí)際上在后來的發(fā)展中， RISC與 CISC在競爭的過程中相互學(xué)習(xí)，現(xiàn)在的 RISC指令集也達(dá)到數(shù)百條，執(zhí)行周期也不再固定。它是作為專用集成電路 ASIC（ Application Specific Integrated Circuit）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。在 PCB 完成以后，還可以利用 FPGA 的在線修改能力，隨時修改設(shè)計(jì)而不必改動硬件電路。在發(fā)展過程中，以 FPGA 為代表的數(shù)位系統(tǒng)現(xiàn)場集成取得了驚人的發(fā)展：現(xiàn)場可程序化邏輯組件從最初的 1200 個可利用邏輯門 ，發(fā)展到 90 年代的 25萬個可利用邏輯 門 。 FPGA 的架構(gòu)發(fā)展 最早的可程序化邏輯組件只有可程序化只讀存儲器（ PROM）、紫外線可擦除只讀存儲器（ EPROM）和可擦寫只讀存儲器（ EEPROM）三種。 這一階段的產(chǎn)品主要有 PAL（可程序化數(shù)組邏輯）和 GAL（通用數(shù)組邏輯）。 PLA 組件既有現(xiàn)場可程序化的，也有掩膜可程序化的。 為了彌補(bǔ)這一缺陷， 20 世紀(jì) 80 年代中期。 幾乎所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字整合電路的場合均可應(yīng)用 FPGA 和 CPLD 組件。 電子信息工程 053 李壽春 12 4 硬件描述語言 VHDL VHDL VHDL 語言是一種用于電路設(shè)計(jì)的高級語言，英文全名是 Very High Speed Integrated Circuit HardwareDescription Language，翻譯成中文就是超高速集成電路硬件描述語言，誕生于 1982 年。 1993 年， IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分）。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級描述。由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。 易于共享和復(fù)用。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （ 4）對于用 VHDL 完成的一個確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。 entity shiyan1 is port(a,b:in std_logic。 end process。在 QuartusII 上可以完成 EDA 的整個工程設(shè)計(jì)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行輸入設(shè)計(jì)、快速處理和器件編程。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。該平臺支持一個工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。 下圖中所示的上排是 QuartusII 編譯設(shè)計(jì)主控界面，它顯示了 QuartusII 自動設(shè)計(jì) 的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析和綜合、適電子信息工程 053 李壽春 16 配、編程文件匯編、時序參數(shù)提取以及編程下載幾個步驟。 （ 2） 輸入源程序。 File→ new project wizard，彈出“工程設(shè)置”對話框 ，點(diǎn)最右上角的“?”按鈕找到 D:/shiyan1 文件夾并選中 。 （ 4） 將設(shè)計(jì)文件加入工程中。此處用默認(rèn)項(xiàng) none，點(diǎn)“ next”進(jìn)入下一項(xiàng)。 （ 7） 編譯前設(shè)置及編譯。 （ 8） 時序仿真 ，創(chuàng)建 波形文件 。 菜單 assignment→ settings→category→ fitter settings→ simulator，選中 simulation coveragereporting，毛刺檢測 glitch detection 為 1ns，選中run simulation until all vector stimuli 全程仿真，選擇 power estimation 將 end time 設(shè)為 40ms。 （ 3） 堆棧指示器 GR3 （ 4） 程序計(jì)數(shù)器 PC （ 1） 內(nèi)部寄存器 a. 指令寄存器 IR b. 地址寄存器 P0 c. 數(shù)據(jù)寄存器 P1 （ 2） 運(yùn)算器 ALU （ 3） 控制器 CU TMP ALUU GR CU BCU P0 P1 PC_ROM IR ADD 電子信息工程 053 李壽春 20 指令編碼 指令 助記符 操作碼 暫停 HLT 000 算術(shù)加 ADD 001 ALU 的結(jié)果輸給累加器 LDA 010 邏輯與 ANDD 011 邏輯異或 XORR 100 輸出累加器數(shù)據(jù) STO 101 無條件轉(zhuǎn)移 JMP 110 零轉(zhuǎn)移 JZ 111 控制單元的設(shè)計(jì) 狀態(tài)機(jī)控 制器 狀態(tài)機(jī)控制器接受復(fù)位信號 RST，當(dāng) RST 有效時通過信號 ena 使其為 0，輸入到狀態(tài)機(jī)中停止?fàn)顟B(tài)機(jī)的工作。 ena:out std_logic)。)then ena=39。 end if。 CPU 何時進(jìn)行讀指令讀寫 I/O 端口、 RAM 區(qū)等操作，都是由狀態(tài)機(jī)來控制的。指令寄存器寄存由 ROM 送來的高 8 位指令代碼。若操作符為 HALT，則輸出信號HALT 為高；，如果操作符不為 HALT，除了 PC 增 1 外（指向下一條指令），其它各控制線輸出為零。 第 7 個時鐘，若操作符為 JZ 且累加器值為 零 ，則 鎖存目的地址 ，否則 空操作 。 code:in std_logic_vector(2 downto 0)。 co