【正文】 ? 觸發(fā)器的輸入、輸出之間的邏輯關系可以列成真值表的形式。 ? （ 4）當 Sd = Rd = 1時 ? Sd、 Rd同時為高電平時，電路輸出為不定狀態(tài)：。 ? 此時電路的輸出狀態(tài)保持不變。 ? 由或非門組成的基本 RS觸發(fā)器，其輸入信號端 Rd、 Sd均為高電平有效。兩個門的輸出端分別引入對方門的輸入端，正常情況下，兩輸出端 Q和的狀態(tài)相反，并以 Q端的狀態(tài)作為觸發(fā)器的狀態(tài)，當觸發(fā)器的狀態(tài)穩(wěn)定后，即使兩輸入端 Rd和 Sd信號消失，觸發(fā)器的狀態(tài)仍然保持不變，即具有記憶性。 ? 若用另一個或非門 G2將 G1的輸出 Q反相，則 G2的輸出與 G1的輸入信號 Rd同相。 圖112所示為電路結構和邏輯符號 。 ? 按電路結構不同觸發(fā)器可分為：基本 RS觸發(fā)器、同步RS觸發(fā)器、主從觸發(fā)器、維持阻塞觸發(fā)器、邊沿觸發(fā)器。 ? 為了實現上述信息存儲功能，觸發(fā)器必須具有以下兩個基本特點： ? （ 1）具有兩個能自行保持的穩(wěn)定狀態(tài)，用來表示存儲的二值信號 “ 0”或 “ 1”。 ? 可以看出，只有輸入信號 X由外電路提供，這四組變量之間的邏輯關系可以用三組方程來描述： ? Z=F(X,Y) （輸出方程） ? W=H(X,Y) （驅動方程） ? ? （狀態(tài)方程） ),( YXFZ?),(),(39。 組合邏輯電路存儲電路X ZWY圖 111 時序邏輯電路結構框圖 5 ? （ 1）時序邏輯電路通常包括組合電路和存儲電路兩部分。 ? 時序邏輯電路按照其工作方式的不同，又分為同步時序邏輯電路和異步時序邏輯電路。本章著重討論同步時序邏輯電路。時序邏輯電路中的組合電路可以非常簡單，甚至不存在，但是必須有存儲電路。1n YXGYWGY ??? 6 ? 2. 功能特點 ? 由于電路中存在存儲單元和反饋，時序邏輯電路在任一時刻的輸出信號，與電路原來的輸入及狀態(tài)有關，而不僅僅取決于當時的輸入信號。 ? （ 2）可以根據不同的輸入信號將狀態(tài)設置成 “ 0”或“ 1”。不同的電路結構確定了觸發(fā)器不同的動作特點。 ? 對于單獨一個或非門 G1，如果一個輸入端狀態(tài)已定，比如接 “ 0”，其輸出端 Q的的狀態(tài)將隨另一個輸入端Rd而改變。再 9 ? 將 G2的輸出作為 G1的另一個輸入，那么即使原來的輸入信號 Rd高電平消失，由于 G2的輸出已經變成高電平，門電路 G1的輸出狀態(tài)能夠自行保持。Rd稱為復位端或清 0端， Sd稱為置位端或置 1端。即：輸入信號為高電平時才執(zhí)行規(guī)定的操作（清 0、置 1等）。稱為 “ 保持 ”操作。這個狀態(tài)無法自行保持，是一個非法狀態(tài)。記 Q n或 Q為原態(tài)， Q n+1為次態(tài)，這樣得到的真值表又叫特性表。表 112為基本 RS觸發(fā) 器的功能表。同時，在箭頭旁邊標明導致轉換的輸入信號。圖 114為 基本 RS觸發(fā)器的時序圖。 ? [解 ] 本例由已知的輸入信號確定觸發(fā)器的輸出信號。但是由于 Rd、 Sd并非同時消失， Rd先變成 0，所以次態(tài)仍然是確定的。其邏輯功能表見表 113。amp。 23 ? 1. 脈沖觸發(fā)器工作原理 ? 在基本 RS觸發(fā)器的基礎上，加入控制門即可構成時鐘脈沖觸發(fā)器。 (b)(a)G 1G 211amp。 ? （ 2）當 CP = 1時，時鐘脈沖加到控制門G G4的輸入端， R、 S信號經過 GG4到達基本 RS觸發(fā)器，輸入信號對電路的控制作用同基本 RS觸發(fā)器。 26 ? 2. 動作特點 ? 脈沖 RS觸發(fā)器的輸入信號僅在 CP=1期間有效， CP=0時，觸發(fā)器保持原來的狀態(tài)。由于脈沖觸發(fā)器存在 “ 空翻 ” ，多用于數據鎖存，而不能用于計數器、移位寄存器、存儲器等。在 CP的第一個高電平期間，先是 S = R =0，觸發(fā)器被置 1；接著 S = R = 0，觸發(fā)器狀態(tài)保持不變；最后 S = 0、 R = 1，觸發(fā)器狀態(tài)被清 0。 29 主從觸發(fā)器 ? 為了提高觸發(fā)器的工作可靠性，要求在 CP的每個周期內，觸發(fā)器的狀態(tài)是穩(wěn)定的。主從 RS觸發(fā)器由兩個相同的時鐘脈沖 RS觸發(fā)器組成，但它們的時鐘信號相位相反。SRCP( a ) ( b )主觸發(fā)器 從觸發(fā)器CP1RC11S1RC11SSR SR1S1RC1( c )圖 119 主從觸發(fā)器 （ a）原理圖；（ b）邏輯符號；（ c）國際符號 （ a） （ b） （ c） 31 ? 圖 119中，當 CP=1時，從觸發(fā)器被封鎖，保持原狀態(tài)不變。 ? 當 CP由 1變成 0時，主觸發(fā)器被封鎖，不再受輸入信號 R、 S的影響，但同時，由 0變成 1，從觸發(fā)器按照主觸發(fā)器已有的的狀態(tài)翻轉，翻轉到和主觸發(fā)器相同的狀態(tài)。因而在整個 CP=1期間，主從觸發(fā)器的狀態(tài)保持不變。所以，在“ 接收 ” 期間，輸入信號應該保持不變，在 “ 翻轉 ”時刻觸發(fā)器按照 CP下降沿時刻的輸入信號引起的來確定次態(tài)，如圖 1110（ b）中的前 5個脈沖。否則，按照 CP下降沿輸入信號確定的觸發(fā)器次態(tài)可能與實際不同。為此，研制了各種邊沿觸發(fā)器。如果使得 CP由低電平跳變到高電平后輸入信號的變化不影響 S’、 R’，那么觸發(fā)器的次態(tài)就僅僅由 CP上升沿時刻的輸入信號確定。 R39。 amp。 ? CP=0時，門 G G4被封鎖， G3=G4=1，與非門 G G2組成的基本 RS觸發(fā)器保持原來的狀態(tài)。 37 ? 在 CP=1期間，可能會先后出現低電平，使得S’、 R’先后被置成 1。G3輸出的低電平同時將 G4封鎖，阻止 G4輸出低電平，即阻止輸出端的基本 RS觸發(fā)器被置 0。在 CP的上升沿到來時，觸發(fā)器按這一時刻的輸入信號確定次態(tài)。 39 SRCP1S1RC1CPRSQ1 2 3 4 5 6( a ) ( b )（ a） （ b） 圖 1112 例 114的電壓波形 40 ? [解 ] 本題與例 113相比僅僅使用的觸發(fā)器電路結構不同，所以在畫輸出波形時，按照邊沿觸發(fā)器的動作特點，觸發(fā)器次態(tài)僅由 CP觸發(fā)沿的輸入信號確定。 ? 應該指出，不同的電路結構會導致觸發(fā)器不同的動作特點，但對電路的邏輯功能沒有影響。在應用中我們可以根據要求來選用合適的觸發(fā)器。如圖 1113所示。 D觸發(fā)器僅有一個輸入信號， 可以根據輸入信號的不同進行 “ 置 1”、 “ 清 0”操作。 ( b )( a )G1G211amp。RSCPG3G4JKJKCP1J1KC1( c )（ b） （ c） 圖 1115 JK觸發(fā)器原理圖及其邏輯符號 （ b）邏輯符號；（ c）國際符號 (方框內的 “ ┐” 表示延遲輸出 ) 圖 1115中的 RS觸發(fā)器有： QJS?KQRS=JQ’ R=KQ 47 ? 代入 RS觸發(fā)器的特性方程得到 JK觸發(fā)器的特性方程： QKQJQKJQ ????? 1n CP=1時有效 圖 115（ a）的電路構成 JK觸發(fā)器。這樣就構成 T觸發(fā)器。 ? 令 T觸發(fā)器的輸入信號 T=1，就得到 T39。 ? T39。與例 11例 112不同，本例中觸發(fā)器的輸入信號（驅動信號）由門電路將電路的輸入信號經過邏輯運算得到。根據表（ 117）中輸入信號與觸發(fā)器次態(tài)的關系，很容易畫出電路的輸出波形。通常都會使用邊沿觸發(fā)器來構成電路，必須按照有效觸發(fā)沿對應的輸入信號來確定電路次態(tài)。常常使用狀態(tài)轉換表和狀態(tài)轉換圖。 ? 例如表 118為某時序邏輯電路的狀態(tài)轉換表。 ? 根據時序邏輯電路的狀態(tài)轉換表可以畫出對應的狀態(tài)轉換圖。 ? 在時序邏輯電路的功能描述方法中，說明功能最直觀的就是狀態(tài)轉換圖。同步時序邏輯電路的分析方法比異步時序電路簡單。 ? （ 3）根據狀態(tài)方程和輸出方程計算電路的狀態(tài)轉換表。 63 邏輯電路圖驅動方程狀態(tài)方程 輸出方程狀態(tài)轉換表狀態(tài)轉換圖1234圖 1121 時 序 邏 輯 電 路 分 析 流 程 [例 116] 分析圖 1122時序邏輯電路的邏輯功能。在時鐘信號的作用下， 電路在 00、 0 10三個狀態(tài)之間循環(huán)。 66 表 119 例 116的狀態(tài)轉換表 Q2 Q1 Q 2n+1 Q1n+1 Y 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 0 0 1 00 0111 10Q 2 Q 1/ Y/0/1/0/1圖 1123 例 116的狀態(tài)轉換圖 67 異步時序電路分析 ? 異步時序邏輯電路的分析方法與同步時序邏輯電路的分析方法基本相同，但是異步時序邏輯電路中的觸發(fā)器沒有公共的時鐘信號。 68 ? [例 117] 分析圖 1124時序邏輯電路的邏輯功能。僅當時鐘條件滿足時才需要按狀態(tài)方程計算次態(tài)，時鐘條件不滿足時觸發(fā)器保持原來的狀態(tài)。 ? 從圖 1125可以看出，電路是一個 7進制計數器，可以自啟動。按計數器輸出狀態(tài)的編碼方式，有二進制計數器、二－十進制計數器、循環(huán)碼計數器等。這里僅介紹集成電路計數器以及計數器在數字電路和計算機中的應用。11計數輸入圖 1126 反饋歸零法構成 12進制計數器 75 ? 圖中， D3D2D1D0為置數輸入端，待輸入的計數器初始值由此輸入。為同步置數控制信號，低電平有效，若 =0，在 CP的上升沿將 D3D2D1D0的狀態(tài)送入計數器。 ? 表 1111為 74LS161的功能表。 ? 在具有異步清零功能的計數器中，使用一個過渡狀態(tài) SM來產生歸零邏輯。 78 S 0 S 1 S 2 S 3S M 2S M 1S MS N 1S N 2圖 1127 反饋歸零法 79 ? 反饋歸零法實現方法： ? （ 1）寫出 M的狀態(tài)編碼 SM： ? M=12， SM =1100 ? （ 2）求出歸零邏輯。圖中，在與非門的輸入端用小圓圈表示對相應的信號取反。圖 1128中，計時器的狀態(tài)數為 M+1n。 ? Sn =0000（ D3D2D1D0=0000） ? （ 2）寫出置數邏輯 SM的狀態(tài)編碼，產生置數邏輯。 ? 74LS160的邏輯符號和功能表與 74LS161相同，功能和使用方法類似。 Q 3Q 2Q 1Q 0CPR DLDEPET C74LS160CPR DLDEPET C74LS160CPD 3D 2D 1D 0D 7D 6D 5D 4Q 7Q 6Q 5Q 4CEPETR DLDD 3D 2D 1D 0D 3D 2D 1D 0Q 3Q 2Q 1Q 0Q 3Q 2Q 1Q 0圖 1130 兩片 74LS160構成 100進制計數器 85 ? 同樣， 74LS161也可以擴展成多位二進制計時器?，F在較少使用單獨的 CTC芯片，定時 /計數器被集成到CPU或專門的接口芯片中。在計算機中，幾乎所有的硬件資源都可以用程序控制。 87 1/1 2THx(8bi t)TLx(8bi t)TFxXTA L1TxTRxGAT ExINT xC/T x01溢出中斷請求模式0 ：1 3 位定時/ 計數器模式1 ：1 6 位定時/ 計數器x = 0 或1圖 1131 MCS51 定時計數器 Timer 0/1 的模式 0和模式 1 88 ? 圖中，寄存器 THx、 TLx均為 8位寄存器，可讀寫，THx、 TLx拼成一個 16位寄存器，用于存放計數器的計數值。圖中的 TRx為定時 /計數器的啟動信號，當 GATEx、 INTx信號條件滿足時， TRx置位將啟動定時 /計數器，令 TRx=0則停止定時計數器。 89 ? 2. 寄存器及其應用 ? 寄存器是數字系