【正文】 ，在方框圖一級用 VHDL 對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計。 VHDL。在 VHDL 語言中采用了一系列的語句 ,例如 :元件例化 、 if 語句 、 case、 when 語句等。并對程序中的輸入 輸出端口進行了解釋 ， 給出實現(xiàn)代碼和仿真波形。 simulation。 數(shù)字頻率計是數(shù)字電路中的一個典型應(yīng)用，實際的硬件設(shè)計用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。 本文用 VHDL 在 CPLD 器件上實 現(xiàn)一種 2b 數(shù)字頻率計測頻系統(tǒng)，能夠用十進制數(shù)碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進行測量。 ? 熟悉并掌握元件例化語句的使用方法 。 2 電路 數(shù)字頻率計測頻系統(tǒng)設(shè)計方案 眾所周知，頻率信號易于傳輸，抗干擾性強，可以獲得較好的測量精度。閘門時間可以根據(jù)需要取值，大于或小于 1s 都可以。 數(shù)字頻率計的關(guān)鍵組成部分包括測頻控制信號發(fā)生器、計數(shù)器、鎖存器、譯碼驅(qū)動電路和顯示電路，其原理框圖如圖 21 所示。 計數(shù)模塊是實現(xiàn)從 0 到 99 的計數(shù)。對系統(tǒng)進行分析后，確定采用模塊設(shè)計，基本框架圖如圖 22 所示。雖說 555 定時器應(yīng)用領(lǐng)域十分廣泛，但其電路結(jié)構(gòu)歸納起來有三種基本形式，即多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器。 CMOS 型 555 的在傳輸過度時間里產(chǎn)生的尖峰電流小，僅為 2～ 3mA，而雙極型 555 的尖峰電流高達 300～ 400mA。 ENTITY clk_div1000 IS PORT(clk:IN STD_LOGIC。 BEGIN process(clk) begin IF(clk39。 else q_tmp=q_tmp+1。 process(clk) begin IF(clk39。139。 end if。 編譯通過后，產(chǎn)生的符號如圖 24 所示，仿真 波形圖 如圖 25 所示。 頻率計的計數(shù)模塊主要來實現(xiàn)頻率計數(shù)器內(nèi)部的計數(shù)功能 ， 計數(shù)器的內(nèi)部計數(shù) 信號 clk 和頻率計數(shù)器的使能信號 enable。 計數(shù)模塊程序及仿真圖 計數(shù)模塊的程序如下： LIBRARY IEEE。 clk:IN STD_LOGIC。 ARCHITECTURE rt1 OF count10 IS SIGNAL q_tmp:STD_LOGIC_VECTOR(3 DOWNTO 0)。)then if(enable=39。 end if。 end process。139。 描述了上述的十進制計數(shù)器后 ,我們就可以根據(jù)圖三所示的結(jié)構(gòu)框圖來進行頻率計數(shù)器計數(shù)模塊的 VHDL 描述了。 ENTITY time_counter IS 11 PORT( enable:IN STD_LOGIC。 END time_counter。 q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 U2:count10 PORT MAP(co1,clk0,co2,sec10)。否則，只有一個理論的程序是不足以來證明一個設(shè)計的完整性。 計數(shù)顯示模塊的結(jié)構(gòu)框圖如圖 29 所示 ： 圖 29 顯示模塊電路圖 從圖 29 以看出 ,計數(shù)顯示模塊可由三個部分組成 :八進制計數(shù)器 、 計數(shù)位選擇電路 、 七段顯示譯碼電路 。 七段數(shù)碼管的描述 我們所使用實驗箱中的 8 個七段數(shù)碼管有這樣一個特點， 8 個數(shù)碼管中每一個數(shù)碼管中相同的段都是連在一根線上的。有了這個結(jié)論后，我們就可以解決正確顯示的問題了，應(yīng)用動態(tài)掃描的方法，只要我 們在顯示模塊中所使用的頻率大于 25Hz 就可以讓每個數(shù)碼管正確的顯示程序中所要求的數(shù)字了。根據(jù)數(shù)碼的結(jié)構(gòu)特點 ，我們采用高低電平的方法點亮數(shù)碼管對應(yīng)的段即可。 七段數(shù)碼管的選擇模塊程序如下： LIBRARY IEEE。 END seg7。 WHEN 0011=segment=1001111。 WHEN 0111=segment=0100111。 END CASE。 先來討論下八進制計數(shù)器 count8， 這個八進制計數(shù)器除了沒有使能端 enable 和進位輸出端口 cout 之外 ， 它的描述結(jié)構(gòu)與前面描述的計數(shù)器的結(jié)構(gòu)完全相同 ， 用 15 VHDL 描述如下 ： 八進制計數(shù)器 模塊設(shè)計程序如下： LIBRARY IEEE。 sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。event and clk=39。)。 sel=sel_tmp。 由于計數(shù)選擇電路的輸出端口的計數(shù)數(shù)據(jù)的位數(shù)不等 ， 而七段顯示譯碼電路的輸入端口 接收四位寬度的數(shù)據(jù) 。 sec10:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE rt1 OF time_choose IS BEGIN PROCESS(sel,sec10,sec) 16 BEGIN CASE sel IS WHEN 000=q=sec。 END PROCESS。 USE 。 sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 sec:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 SIGNAL segment_tmp:STD_LOGIC_VECTOR(6 DOWNTO 0)。 U3:seg7 PORT MAP(q,segment_tmp)。 圖 212 顯示模塊 圖 12 顯示模塊的仿真波形圖 圖 213 顯示模塊的仿真波形圖 3 電路 數(shù)字頻率計測頻系統(tǒng)頂層文件 前 一 章 是整個設(shè)計的 3 個核心模塊，當這 3 個模塊設(shè)計完成后， 100 赫茲的頻率計的設(shè)計就接近尾聲了。 USE 。 sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 clk_div:out STD_LOGIC)。 sec10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 sec10:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 end ponent。 begin u0:clk_div1000 PORT MAP(clk,clk0)。 編譯通過后，生成的符號如圖 31 所示，仿真波形圖如圖 32 所示。 改進方法 本設(shè)計的頻率在低頻段不夠精確，如采用等精度測量，經(jīng)浮點數(shù)的數(shù)學(xué)運算，可滿足精度與刷新時間的要求。這一年來， 崔 老師對我的學(xué)習(xí)和研究非常嚴格，并給予