時(shí)序管理規(guī)劃約束(已修改)
2025-03-16 10:10 本頁面
【正文】 時(shí)序約束與時(shí)序分析 ? 約束的分類 ? 時(shí)序約束與時(shí)序分析基礎(chǔ) ? Quartus 工具運(yùn)行時(shí)序分析 ? 設(shè)置時(shí)序約束的常用方法 約束的分類 ? 時(shí)序約束：規(guī)范設(shè)計(jì)的時(shí)序行為，表達(dá)設(shè)計(jì)者期望滿足的時(shí)序要求，指導(dǎo)綜合和布局布線階段的優(yōu)化算法等。 ? 區(qū)域與位置約束：用于指定芯片 I/O管腳位置以及指導(dǎo)實(shí)現(xiàn)工具在芯片指定的物理區(qū)域進(jìn)行布局布線。 ? 其它約束：泛指目標(biāo)芯片型號(hào)、電氣特性等約束屬性。 時(shí)序約束與時(shí)序分析基礎(chǔ) 時(shí)序約束的概念：時(shí)序約束主要包括周期約束（ FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（ IPAD到 FFS、FFS到 OPAD）以及靜態(tài)路徑約束（ IPAD到 OPAD）等 3種。 附加時(shí)序約束的一般策略是先附加全局約束，然后對(duì) 快速和慢速例外路徑附加專門約束。 附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí)鐘，對(duì)各 時(shí)鐘域內(nèi)的同步元件進(jìn)行分組，對(duì)分組附加周期約 束，然后對(duì) FPGA/CPLD輸入輸出 PAD附加偏移約束、對(duì) 全組合邏輯的 PAD TO PAD路徑附加約束。 附加專門約束時(shí)，首先約束分組之間的路徑，然后 約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。 時(shí)序約束的基本作用 ? 提高設(shè)計(jì)的工作頻率 ： 通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率。 ? 獲得正確的時(shí)序分析報(bào)告： FPGA設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用這類工具可以獲得映射或布局布線后的時(shí)序分析報(bào)告，從而對(duì)設(shè)計(jì)的性能做出評(píng)估。 ? 指定 FPGA/CPLD引腳位置與電氣標(biāo)準(zhǔn) 1 可編程特性使電路板設(shè)計(jì)加工和 FPGA設(shè)計(jì)可以同時(shí)進(jìn)行，而不必等 FPGA引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時(shí)間 2 通過約束還可以指定 IO引腳所支持的接口標(biāo)準(zhǔn)和其他電氣特性 設(shè)計(jì)中常用的時(shí)序概念 ? 周期
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1