【正文】 昆明冶金高等專科學(xué)校畢業(yè)論文 學(xué) 　院 電氣學(xué)院 系 　部 電子系 專業(yè)班級 應(yīng)用電子技術(shù) 學(xué) 　號 0700001813 　　　　　　 姓 　名 黃智翔 指導(dǎo)教師 李瑞鋒 鐘思佳 昆明冶金高等?？茖W(xué)校電氣學(xué)院畢業(yè)設(shè)計（論文）任務(wù)書系： 電子系 專業(yè)： 應(yīng)用電子技術(shù) 學(xué)生姓名： 賴龍芳 班級： 電子0707 班 學(xué)號： 0700001813 畢業(yè)設(shè)計（論文）題目： 基于CPLD技術(shù)的頻率計設(shè)計及制作 畢業(yè)設(shè)計（論文）主要內(nèi)容：數(shù)字頻率計實際上是一個脈沖計數(shù)器，即在單位時間內(nèi)計脈沖個數(shù)就可以得到信號頻率。本課題主要研究的是基于CPLD技術(shù)的頻率設(shè)計及制作。本課題主要通過單片機的一個最小系統(tǒng)和CPLD器件相結(jié)合的研究。當(dāng)按下復(fù)位鍵的時候給單片機一個信號，從而通過單片機給CPLD器件一個信號，此時CPLD器件糾結(jié)收到一個信號，并且接收一個頻率，然后與固定頻率相比較，從而得到的結(jié)果傳給單片機，給單片機一個信號，然后通過單片機的最小系統(tǒng)處理，最后在傳給數(shù)碼顯示管，通過數(shù)碼顯示管顯示剛剛接收到的頻率的大小。然后通過按下復(fù)位鍵，以相同的過程來顯示所接收到的頻率的大小。畢業(yè)設(shè)計（論文）預(yù)期目標(biāo)： 根據(jù)設(shè)計題目和開題報告查閱搜集相關(guān)資料并做好電路板并編寫好程序，下載調(diào)試好，得到所需要的的結(jié)果。在老師的組織下進行模擬答辯，找出問題并解決問題。做好所有的準(zhǔn)備并完成正式答辯。畢業(yè)設(shè)計（論文）指導(dǎo)教師： 李瑞鋒 鐘思佳系 主 任（教研室主任）： 金 瑞 學(xué) 院 院 長： 龍志文 2010 年 06 月 13 日摘 要本畢業(yè)設(shè)計項目根據(jù)畢業(yè)設(shè)計任務(wù)書指定和我校高職高專特點的要求，體現(xiàn)畢業(yè)生的實踐動手能力、創(chuàng)新思維、解決問題的能力和對所學(xué)知識的綜合運用能力，研究的問題設(shè)計一個六位數(shù)字頻率計，頻率測量結(jié)果在六位LED數(shù)碼管上顯示，顯示時間可設(shè)定為2秒左右延遲，一次測試完畢后將所有計數(shù)器復(fù)位即清零，并采集顯示下一次被測信號的頻率。復(fù)位清零時間可設(shè)定為1秒左右。此延遲信號及復(fù)位信號均由閘門控制電路產(chǎn)生并采用原理圖輸入?？蓪崿F(xiàn)如下功能：1． 詳細論述了利用 VHDL硬件描述語言設(shè)計。2． 用大規(guī)?？删幊踢壿嬈骷?，實現(xiàn)數(shù)字頻率計的設(shè)計原理及相關(guān)程序。3． 無論底層還是頂層文件均用 VIIDL語言編寫，避免了用電路圖形式設(shè)計時所引起的毛刺現(xiàn)象。4． 改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計方法，整個頻率計設(shè)計在一塊 CPLD芯片上。5． 采用數(shù)字顯示，外形美觀、大方，顯示醒目、直觀。6． 體積小，性能更可靠。關(guān)鍵詞 ：數(shù)字頻率計 ；電子設(shè)計自動化；大規(guī)?？删幊踢壿嬈?； PickThe graduation project design according to the graduation design specification specified and our vocational characteristic, the requirement of practical skills, graduate innovative thinking, problem solving skills and knowledge to the prehensive ability of the research question, design a six figure, frequency measurement frequency in six LED digital display, display time tube can be set to 2 seconds delay time after test will reset all counters reset, and collection show that the signal frequency. Reset the time can be set to 1 cleared seconds. This delay signal and reset signal generated by the control circuit principle diagram and the input. But funtions as follows:is discussed using the VHDL language design hardware description.in largescale programmable logic devices, digital frequency of design principle and the related procedures.whatever bottom or top documents are written by VI IDL language, avoiding the use form design diagram caused burr phenomenon.the smallscale bination of digital circuit design method of many devices, the frequency of design in a CPLD chip.Using digital display, beautiful appearance, easy and intuitive, showed marked.small volume, and more reliable.Keywords: digital frequency, Electronic design automation, Largescale programmable logic device,目 錄畢業(yè)論文封面...........................................