存儲(chǔ)器設(shè)計(jì)ppt課件(已修改)
2025-05-15 22:10 本頁(yè)面
【正文】 1 Department of Microelectronics, PKU， Xiaoyan Liu 第十章 存儲(chǔ)器設(shè)計(jì) 第一節(jié) 簡(jiǎn)介 第二節(jié) 動(dòng)態(tài)隨機(jī)存儲(chǔ)器 DRAM 第三節(jié) 靜態(tài)隨機(jī)存儲(chǔ)器 SRAM 第四節(jié) 只讀存儲(chǔ)器 ROM 第五節(jié) 非易失存儲(chǔ)器 NVM 2 Department of Microelectronics, PKU， Xiaoyan Liu 第一節(jié) 簡(jiǎn)介 一、存儲(chǔ)器的分類(lèi) 二、存儲(chǔ)器的總體結(jié)構(gòu) 三、存儲(chǔ)器的時(shí)序 3 Department of Microelectronics, PKU， Xiaoyan Liu 一、存儲(chǔ)器的分類(lèi) 4 Department of Microelectronics, PKU， Xiaoyan Liu 隨機(jī)存取存儲(chǔ)器 RAM Random Access Memory 可以進(jìn)行寫(xiě)入和讀出的半導(dǎo)體存儲(chǔ)器 數(shù)據(jù)在斷電后消失，具有揮發(fā)性 只讀存儲(chǔ)器 ROM Read Only Memory 專(zhuān)供讀出用的存儲(chǔ)器，一般不具備寫(xiě)入，或只能特殊條件下寫(xiě)入。 數(shù)據(jù)在斷電后仍保持，具有非揮發(fā)性。 L1 Cache L2/L3 Cache Main Memory Hard Disk Drive CPU 現(xiàn)代計(jì)算機(jī)系統(tǒng)的存儲(chǔ)器體系結(jié)構(gòu) DRAM L3， Main Memory SRAM Cache (L1, L2) 6 Department of Microelectronics, PKU， Xiaoyan Liu 存儲(chǔ)器集成電路 可讀寫(xiě)存儲(chǔ)器 RWM 非易失讀寫(xiě)存儲(chǔ)器 NVRWM 只讀存儲(chǔ)器 ROM 隨機(jī)存取 非隨機(jī)存取 7 Department of Microelectronics, PKU， Xiaoyan Liu 二、存儲(chǔ)器的總體結(jié)構(gòu) 8 Department of Microelectronics, PKU， Xiaoyan Liu 9 Department of Microelectronics, PKU， Xiaoyan Liu 三、存儲(chǔ)器的時(shí)序 RWM的時(shí)序 10 Department of Microelectronics, PKU， Xiaoyan Liu 第二節(jié) DRAM ?DRAM的結(jié)構(gòu) ?ITIC DRAM的工作原理 ?ITIC DRAM的設(shè)計(jì) ?DRAM的總體結(jié)構(gòu) ?DRAM的外圍電路 11 Department of Microelectronics, PKU， Xiaoyan Liu ?DRAM的結(jié)構(gòu) 12 Department of Microelectronics, PKU， Xiaoyan Liu ITIC DRAM的結(jié)構(gòu) 存儲(chǔ)電容的上極板poly接 VDD，保證硅中形成反型層 存儲(chǔ)電容下極板上電位的不同決定了存儲(chǔ)信息， 0， 1 13 Department of Microelectronics, PKU， Xiaoyan Liu DRAM 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 由于存儲(chǔ)在電容中的電荷會(huì)泄露，需要刷新。 14 Department of Microelectronics, PKU， Xiaoyan Liu ITIC DRAM的工作原理 x 存儲(chǔ)電容 Cs＝ A（ COX＋ Cj） 寫(xiě)信息 （字線(xiàn)） WL為高， M1導(dǎo)通， BL（位線(xiàn)）對(duì)電容充放電，寫(xiě) 1時(shí)有閾值損失 存信息： WL為低， M1關(guān)斷，信號(hào)存在 Cs上。由于 pn結(jié)有泄漏，所存信息不能長(zhǎng)期穩(wěn)定保存，一般要求保持時(shí)間內(nèi)，所存高電平下降不小于 20％，否則刷新 讀信息： WL為高， M1導(dǎo)通，所存電荷在 Cs和位線(xiàn)上再分配，讀出信號(hào)微弱，而且是‘破壞性’的。 ITIC DRAM讀信息時(shí)的電荷分配 Cs存“ 1”時(shí) M1未開(kāi)啟時(shí) Cs上存的電荷為 Qs1＝ CsVs1 BL被預(yù)充到 VR，其上的電荷為 QB1＝ CBLVR M1導(dǎo)通后， Cs與 CBL間電荷再分配，但總電荷不變 結(jié)果 BL上的電位為 VB1 11 B L R s sB B L sC V C VVCC???同理， Cs存“ 0”時(shí) BL上的電位 VB0 00B L R s sBB L sC V C VVCC???? ?1010s s sB B Bs B LC V VV V VCC?? ? ? ??讀出電路必須分辯的電位差 對(duì)于大容量 DRAM， CBL遠(yuǎn)大于 Cs，一般十幾倍，因此 DRAM的讀出信號(hào)?VB很微弱，需要使用靈敏放大器（ SA） 問(wèn)題： 電荷再分配破壞了 Cs原先存的信息 讀出信號(hào)非常微弱 T1 ss B LCTCC? ?電荷傳輸效率 16 Department of Microelectronics, PKU，
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1