【正文】
1 Department of Microelectronics, PKU, Xiaoyan Liu 第十章 存儲器設計 第一節(jié) 簡介 第二節(jié) 動態(tài)隨機存儲器 DRAM 第三節(jié) 靜態(tài)隨機存儲器 SRAM 第四節(jié) 只讀存儲器 ROM 第五節(jié) 非易失存儲器 NVM 2 Department of Microelectronics, PKU, Xiaoyan Liu 第一節(jié) 簡介 一、存儲器的分類 二、存儲器的總體結構 三、存儲器的時序 3 Department of Microelectronics, PKU, Xiaoyan Liu 一、存儲器的分類 4 Department of Microelectronics, PKU, Xiaoyan Liu 隨機存取存儲器 RAM Random Access Memory 可以進行寫入和讀出的半導體存儲器 數(shù)據(jù)在斷電后消失,具有揮發(fā)性 只讀存儲器 ROM Read Only Memory 專供讀出用的存儲器,一般不具備寫入,或只能特殊條件下寫入。 數(shù)據(jù)在斷電后仍保持,具有非揮發(fā)性。 L1 Cache L2/L3 Cache Main Memory Hard Disk Drive CPU 現(xiàn)代計算機系統(tǒng)的存儲器體系結構 DRAM L3, Main Memory SRAM Cache (L1, L2) 6 Department of Microelectronics, PKU, Xiaoyan Liu 存儲器集成電路 可讀寫存儲器 RWM 非易失讀寫存儲器 NVRWM 只讀存儲器 ROM 隨機存取 非隨機存取 7 Department of Microelectronics, PKU, Xiaoyan Liu 二、存儲器的總體結構 8 Department of Microelectronics, PKU, Xiaoyan Liu 9 Department of Microelectronics, PKU, Xiaoyan Liu 三、存儲器的時序 RWM的時序 10 Department of Microelectronics, PKU, Xiaoyan Liu 第二節(jié) DRAM ?DRAM的結構 ?ITIC DRAM的工作原理 ?ITIC DRAM的設計 ?DRAM的總體結構 ?DRAM的外圍電路 11 Department of Microelectronics, PKU, Xiaoyan Liu ?DRAM的結構 12 Department of Microelectronics, PKU, Xiaoyan Liu ITIC DRAM的結構 存儲電容的上極板poly接 VDD,保證硅中形成反型層 存儲電容下極板上電位的不同決定了存儲信息, 0, 1 13 Department of Microelectronics, PKU, Xiaoyan Liu DRAM 動態(tài)隨機存取存儲器 由于存儲在電容中的電荷會泄露,需要刷新。 14 Department of Microelectronics, PKU, Xiaoyan Liu ITIC DRAM的工作原理 x 存儲電容 Cs= A( COX+ Cj) 寫信息 (字線) WL為高, M1導通, BL(位線)對電容充放電,寫 1時有閾值損失 存信息: WL為低, M1關斷,信號存在 Cs上。由于 pn結有泄漏,所存信息不能長期穩(wěn)定保存,一般要求保持時間內,所存高電平下降不小于 20%,否則刷新 讀信息: WL為高, M1導通,所存電荷在 Cs和位線上再分配,讀出信號微弱,而且是‘破壞性’的。 ITIC DRAM讀信息時的電荷分配 Cs存“ 1”時 M1未開啟時 Cs上存的電荷為 Qs1= CsVs1 BL被預充到 VR,其上的電荷為 QB1= CBLVR M1導通后, Cs與 CBL間電荷再分配,但總電荷不變 結果 BL上的電位為 VB1 11 B L R s sB B L sC V C VVCC???同理, Cs存“ 0”時 BL上的電位 VB0 00B L R s sBB L sC V C VVCC???? ?1010s s sB B Bs B LC V VV V VCC?? ? ? ??讀出電路必須分辯的電位差 對于大容量 DRAM, CBL遠大于 Cs,一般十幾倍,因此 DRAM的讀出信號?VB很微弱,需要使用靈敏放大器( SA) 問題: 電荷再分配破壞了 Cs原先存的信息 讀出信號非常微弱 T1 ss B LCTCC? ?電荷傳輸效率 16 Department of Microelectronics, PKU,