【正文】 計(jì)算機(jī)組成原理 武漢科技大學(xué) 計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院 第三章 內(nèi)部存儲器 ? 本章內(nèi)容 存儲器概述 SRAM存儲器 DRAM存儲器 只讀存儲器和閃速存儲器 并行存儲器 Cache存儲器 虛擬存儲器 存儲器概述 存儲器的分類 半導(dǎo)體器件 磁性材料 —— 磁盤、磁帶 光材料 —— 光盤 雙極型 MOS型 1. 按存儲介質(zhì)分 2. 按存取方式分 隨機(jī)存儲器： 如半導(dǎo)體存儲器 順序存儲器： 如磁帶 半順序存儲器： 如磁盤、光盤 存儲位元、存儲單元、存儲器 目錄 4. 按信息易失性分 3. 按存儲內(nèi)容的可變性分 (半導(dǎo)體存儲器的分類 ) 只讀存儲器 (ROM) 隨機(jī)讀寫存儲器 (RAM) 易失性存儲器： 斷電后信息消失 (如 RAM) 非易失性存儲器： 斷電后仍能保存信息 5. 按在系統(tǒng)中的作用分 MROM PROM EPROM EEPROM SRAM DRAM 控制存儲器 高速緩沖存儲器 主存儲器 輔助 (外 )存儲器 閃速存儲器 (FLASH) NAND FLASH NOR FLASH 不可變或條件可變 條件可變 可變 內(nèi)存儲器 (CPU可直接訪問 ) 半導(dǎo)體存儲器類型 存儲器類型 種類 可擦除性 寫機(jī)制 易失性 隨機(jī)存取存儲器RAM 讀 寫存儲器 電，字節(jié)級 電 易失 只讀存儲器 ROM 一次編程只讀存儲器 不能 掩模 非易失 可編程 PROM 電 光擦可編程 EPROM 多次編程只讀存儲器 紫外線，芯片級 電擦可編程EEPROM 電，字節(jié)級 閃速存儲器 電，塊級 存儲器的分級 設(shè)計(jì)存儲器體系結(jié)構(gòu)時應(yīng)考慮 —— 容量、速度和成本 ? 高速緩沖存儲器 (cache)—— 高速小容量半導(dǎo)體存儲器 ? 主存儲器 (主存 )—— 存放計(jì)算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)；采用 MOS半導(dǎo)體存儲器構(gòu)成 ? 外存儲器 (外存 )—— 大容量輔助存儲器 ? 各級存儲器之間的關(guān)系 存儲器分級結(jié)構(gòu) CPU 外存 (輔存 ) 寄存器 高速緩沖存儲器 主存 主機(jī) 主存儲器的技術(shù)指標(biāo) 字存儲單元、字地址；字節(jié)存儲單元、字節(jié)地址 按字尋址的計(jì)算機(jī)、按字節(jié)尋址的計(jì)算機(jī) ? 存儲容量 —— 存儲器中可以容納的存儲單元總數(shù)，通常用 字?jǐn)?shù) 或 字節(jié)數(shù) 表示 (單位： K、 M、 G、 T) ? 存取時間 (存儲器訪問時間 )—— 發(fā)出一次讀操作命令到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時間；通常取寫操作時間等于讀操作時間 ? 存儲周期 —— 連續(xù)啟動兩次讀操作所需間隔的最小時間，略大于存取時間 ? 存儲器帶寬： 單位時間里存儲器所存取的信息量 指 標(biāo) 含 義 表 現(xiàn) 單 位 存儲容量 一個存儲器中可容納的存儲單元總數(shù) 存儲空間的大小 字?jǐn)?shù)，字節(jié)數(shù) KB、 MB、 GB、TB 存取時間 啟動到完成一次存儲器操作所經(jīng)歷的時間 主存的速度 ｎｓ 存儲周期 連續(xù)啟動兩次操作所需間隔的最小時間 主存的速度 ｎｓ 存儲器帶寬 單位時間里存儲器所存取的信息量 數(shù)據(jù)傳輸速率 位 /秒，字節(jié) /秒 SRAM存儲器 ? 內(nèi)存采用半導(dǎo)體存儲器，按信息存儲的機(jī)理不同分類 ? 靜態(tài)隨機(jī)讀寫存儲器 (SRAM—— Static RAM) ? 動態(tài)隨機(jī)讀寫存儲器 (DRAM—— Dynamic RAM) 目錄 基本的靜態(tài)存儲元陣列 存儲位元 —— 是一個觸發(fā)器，具有兩個穩(wěn)定狀態(tài) 64 4位 三組信號線 ? 地址 線 ? 數(shù)據(jù) 線 ? 控制 線 ? 行線 ? 列線 ? 地址譯碼器 —— 雙譯碼 (二級譯碼 ) x向 (A0~A7 ) 、 y向 ( A8~A14 ) 基本的 SRAM邏輯結(jié)構(gòu) —— 存儲體、地址譯碼器和讀寫控制邏輯 ? 存儲體 (32K—— 256 128 8) ? 讀寫控制邏輯 (CS=0時 ) 讀操作 —— OE=0， G2開啟， G1關(guān)閉 寫操作 —— WE=0， G1開啟， G2關(guān)閉 0 32767 RAM 32K?8 讀 /寫周期波形圖 ? 讀周期 ? 讀出時間 tAQ ? 讀周期 tRC ? 寫周期 ? 寫時間 tWD ? 寫周期 tWC ? 存取周期 取 tRC= tWC 例 1： SRAM的寫入時序如圖。其中 R/W是讀 /寫命令控制線，當(dāng)R/W線為低電平時，存儲器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出該寫入時序中的錯誤，并畫出正確的寫入時序圖。 DRAM存儲器 DRAM存儲元的記憶原理 —— 由一個 MOS晶體管和電容器組成的記憶電路 目錄 DRAM存儲元的記憶原理 MOS管作為開關(guān)使用，信息由電容器上的電荷量體現(xiàn)——電容器充滿電荷代表存儲了 1；電容器放電沒有電荷代表存儲了 0 寫 0—— 輸出緩沖器和刷新緩沖器關(guān)閉；輸入緩沖器打開，輸入數(shù)據(jù)DIN=0送到存儲元位線上；行選線為高，打開 MOS管，電容上的電荷通過MOS管和位線放電 讀出 1后存儲位元重寫 1 (1的讀出是破壞性的 )—— 輸入緩沖器關(guān)閉，刷新緩沖器和輸出緩沖器 /讀放打開，DOUT=1經(jīng)刷新緩沖器送到位線上，再經(jīng) MOS管寫到電容上 讀出 —— 輸入緩沖器和刷新緩沖器關(guān)閉；輸出緩沖器 /讀放打開 (R/W為高 )；行選線為高，打開 MOS管，電容上存儲的 1送到位線上，通過輸出緩沖器 /讀出放大器發(fā)送到 DOUT，即 DOUT=1 寫 1—— 輸出緩沖器和刷新緩沖器關(guān)閉；輸入緩沖器打開 (R/W為低 )， DIN=1送到存儲元位線上；行選線為高，打開 MOS管，位線上的高電平給電容器充電 ? 與 SRAM相比，增加的部件： 以 1M 4位的 DRAM為例 DRAM芯片的邏輯結(jié)構(gòu) (1) 行、列地址鎖存器 ——分時傳送， RAS/CAS (2) 刷新計(jì)數(shù)器及控制電路 —— 按行刷新；刷新計(jì)數(shù)器的長度、刷新地址與讀 /寫地址的切換 1. 讀周期、寫周期 —— 從 RAS下降沿開始，到下一個 RAS的下降沿為止的時間 (連續(xù)兩個讀周期的時間間隔 )，通常取讀周期 =寫周期 讀 /寫周期、刷新周期 2. 刷新周期 ? 刷新周期： 典型值 2ms、 8ms?16ms；某些器件可大于 100ms ? 刷新操作以行為單位進(jìn)行 ? 刷新方式 ? 集中式刷新 ? 分散式刷新 ? 異步式刷新 讀 /寫周期、刷新周期 例：設(shè)某個存儲器結(jié)構(gòu)為 1024?1024的存儲矩陣 讀 /寫周期為 TC=，刷新周期為 8ms 集中刷新方式 ?集中式刷新： 將一個刷新周期分為兩部分 ——前一段時間進(jìn)行正常讀 /寫；后一段時間作為集中刷新時間 ?優(yōu)點(diǎn)： 對存儲器的平均讀 /寫時間影響不大，適用于高速存儲器 ?缺點(diǎn)： 在集中刷新時間內(nèi)不能進(jìn)行存取訪問 ——死時間 讀 /寫 /保持 刷新 tc tc 0 1 2 14975 0 1 1023 8ms 集中刷新方式 8ms分成 16000個 TC(=)，只需 1024個 TC進(jìn)行刷新 分散刷新方式 ?分散式刷新 ：將一個存儲系統(tǒng)周期 tS分為兩半 ——前半段用于讀 /寫，后半段為刷新時間 tc tR 讀 /寫 刷新 tS 8ms 讀 /寫 刷新 刷新 讀 /寫 分散刷新方式 ?優(yōu)點(diǎn)： 不存在死時間 ?缺點(diǎn)： 刷新過于頻繁，影響系統(tǒng)速度；如存儲器讀 /寫周期為，則存儲系統(tǒng)的周期至少應(yīng)為 1μs——整個系統(tǒng)速度降低 設(shè) TC=，系統(tǒng)周期 TS=1μs，則只需 1024μs即可刷新一遍，在 8ms內(nèi)可進(jìn)行多次刷新 異步刷新方式 ?異步式刷新 ：前兩種方式結(jié)合，先用刷新的行數(shù)對刷新周期進(jìn)行分割，再將分割好的時間分為兩部分 ——前段時間用于讀 /寫，后一小段時間用于刷新 讀 /寫 8ms 刷新 讀 /寫 刷新 異步刷新方式 將 8ms分割成 1024個時間段，每段時間為8ms/1024=(取 )， 每隔 ，8ms內(nèi)完成對所有 1024行的一次刷新 存儲器容量的擴(kuò)充 字長 位數(shù)擴(kuò)展 —— 地址線和控制線公用；數(shù)據(jù)線分開連接 所需芯片數(shù) d=設(shè)計(jì)要求的存儲器容量 /選擇芯片存儲容量 字 存儲容量 擴(kuò)展 —— 地址線和數(shù)據(jù)線公用，控制線中 R/W公用，使能端 EN不能公用，由地址總線的高位段譯碼決定片選信號 所需芯片數(shù) (d=設(shè)計(jì)要求的存儲器容量 /選擇芯片存儲容量 ) CPU MDR 主存 MAR 地址總線 數(shù)據(jù)總線 讀 寫 ?主存與 CPU的連接原理 用 8K 1的存儲器芯片組成 8K 8位 (位擴(kuò)展 ) 用 16K 8的存儲器芯片組成 64K 8位 (字?jǐn)U展 ) 用 16K 4的存儲器芯片組成 64K 8 (字位同時擴(kuò)展 ) A15 A14 CPU WE 2:4 譯碼器 11 10 01 00 D0~D3 D4~D7 A0 A13 … CE 16K 4 WE … CE 16K 4 WE A0 A13 D0~D3 CE 16K 4 WE … CE 16K 4 WE A0 A13 D0~D3 CE 16K 4 WE … CE 16K 4 WE A0 A13 D0~D3 CE 16K 4 WE … CE 16K 4 WE A0 A13 D0~D3 … … … … 存儲器模塊條 (內(nèi)存條 ) ? 類型 —— SD、 DDR、 DDR DDR3 ? 封裝 —— 有 30腳、 72腳、 100腳、 144腳、 168腳、 184腳、240腳 (DDR DDR3) ? 30腳 —— 8位數(shù)據(jù)線 ，容量 256KB～ 32MB ? 72腳 —— 32位數(shù)據(jù)總線 ? 100腳以上 —— 既用于 32位 又用于 64位數(shù)據(jù)總線 ，容量4MB～ 512MB ? DDR3單條容量可達(dá) 32GB 存儲器容量的擴(kuò)充 轉(zhuǎn) 1. FPMDRAM(快速頁模式 DRAM)—— 程序的局部性原理 ? 頁 —— 同一行地址的所有列地址單元集合 讀寫周期中，首先由 RAS確定行地址，然后在同一頁中不再改變行地址 (RAS保持有效 )，直接由 CAS選定不同的列地址 * 高級的 DRAM結(jié)構(gòu) 快速頁模式讀操作時序圖 2. CDRAM(帶高速緩沖存儲器 cache的動態(tài)存儲器 ) —— 在