【正文】 建立時(shí)間和保持時(shí)間圖1建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如圖1 。數(shù)據(jù)穩(wěn)定傳輸必須滿(mǎn)足建立和保持時(shí)間的要求，當(dāng)然在一些情況下，建立時(shí)間和保持時(shí)間的值可以為零。QUOTE:DC，建立時(shí)間不滿(mǎn)足，只能重新綜合設(shè)計(jì)，并以違例路徑為目標(biāo)進(jìn)行優(yōu)化，以及對(duì)涉及到違例的組合邏輯以及子模塊加緊約束。保持時(shí)間不滿(mǎn)足，可在布圖前或者布圖后再修改這些違例，通常布圖后再修改。因?yàn)椴紙D前綜合，時(shí)序分析采用統(tǒng)計(jì)線載模型，在布局前修正保持時(shí)間違例可能會(huì)導(dǎo)致布圖后建立時(shí)間違例。QUOTE:setup time的意義：為什么Data需要在Clock到達(dá)之前到達(dá)？ 其實(shí)在實(shí)際的問(wèn)題中，setup time并不一定是大于零的，因?yàn)镃lock到達(dá)時(shí)刻并不等同于latch的傳輸門(mén)A關(guān)閉的時(shí)刻（更何況這種關(guān)閉并不是絕對(duì)的和瞬間完成的），這之間有一個(gè)未知的延遲時(shí)間。 為使問(wèn)題簡(jiǎn)化，假設(shè)Clock的到達(dá)時(shí)刻為傳輸門(mén)A關(guān)閉、傳輸們B打開(kāi)的時(shí)刻。如果Data沒(méi)有在這之前足夠早的時(shí)刻到達(dá)，那么很有可能內(nèi)部的feedback線路上的電壓還沒(méi)有達(dá)到足夠使得inv1翻轉(zhuǎn)的地步（因?yàn)閕nv0有延時(shí)，Data有slope，傳輸門(mén)B打開(kāi)后原來(lái)的Q值將通過(guò)inv2迫使feedback保持原來(lái)的值）。如果這種競(jìng)爭(zhēng)的情況發(fā)生，Q的舊值將有可能獲勝，使Q不能夠寄存住正確的Data值；當(dāng)然如果feedback上的電壓已經(jīng)達(dá)到了足夠大的程度也有可能在競(jìng)爭(zhēng)中取勝，使得Q能夠正確輸出。 如果inv0、inv1和inv2的延時(shí)較大（Data的變化影響feedback和Q的時(shí)間越長(zhǎng)），那么為了保證正確性就需要更大的setup time。所以在實(shí)際測(cè)量setup time的時(shí)候，需要選取工藝中最慢的corner進(jìn)行仿真測(cè)量。hold time的意義：為什么Data在Clock到達(dá)之后仍然要保持一段時(shí)間？ 和setuptime的情況不一樣，因?yàn)镃lock到達(dá)時(shí)刻并不等同于latch的傳輸門(mén)A完全關(guān)閉的時(shí)刻。所以如果Data沒(méi)有在Clock到達(dá)之后保持足夠長(zhǎng)的時(shí)間，那么很有可能在傳輸門(mén)A完全關(guān)閉之前Data就已經(jīng)變化了，并且引起了feedback的變化。如果這種變化足夠大、時(shí)間足夠長(zhǎng)的話，很有可能將feedback從原本正確的低電壓拉到較高電壓的電壓。甚至如果這種錯(cuò)誤足夠劇烈，導(dǎo)致了inv1和inv2組成的keeper發(fā)生了翻轉(zhuǎn)，從而徹底改變了Q的正確值，就會(huì)導(dǎo)致輸出不正確。當(dāng)然，如果這種錯(cuò)誤電壓不是足夠大到能夠改變keeper的值，就不會(huì)影響到Q的正確輸出。 如果inv0、inv1和inv2的延時(shí)較?。―ata的變化影響feedback和Q的時(shí)間越短），那么為了保證正確性，就需要更大的hold time。所以在實(shí)際測(cè)量hold time的時(shí)候，需要選取工藝中最快的corner進(jìn)行仿真測(cè)量。QUOTE:時(shí)鐘周期為T(mén),觸發(fā)器D1的時(shí)鐘沿到來(lái)到觸發(fā)器Q變化的時(shí)間Tco（CLKQ）最大為T(mén)1max,最小為T(mén)1min,邏輯組合電路的延遲時(shí)間最大為T(mén)2max，最小為T(mén)2min，問(wèn)觸發(fā)器D2的建立時(shí)間和保持時(shí)間。最終答案：T3setupTT1maxT2max，T3holdT1min+T2minmaxbird：D2的保持時(shí)間就是時(shí)鐘沿到來(lái)之后,D2的數(shù)據(jù)輸入端要保持?jǐn)?shù)據(jù)不變的時(shí)間,這個(gè)時(shí)間是由D1和D2之間的組合邏輯時(shí)延決定的。例如:假設(shè)D1和D2之間的組合邏輯時(shí)延為2ns,時(shí)鐘周期為10ns,這意味著在時(shí)鐘沿來(lái)到后，D1輸出的新數(shù)據(jù)要過(guò)2ns才會(huì)到達(dá)D2的數(shù)據(jù)輸入端，那么在這2ns內(nèi)，D2的數(shù)據(jù)輸入端保持的還是上一次的舊數(shù)據(jù)，其值不會(huì)立即更新，假設(shè)D2的最小保持時(shí)間為3ns,這意味時(shí)鐘沿到來(lái)后，D2的數(shù)據(jù)輸入端的值在3ns內(nèi)不能有變化，回到問(wèn)題的關(guān)鍵，由于D1在時(shí)鐘沿到來(lái)后的輸出結(jié)果，經(jīng)過(guò)2ns的組合邏輯延時(shí)便到達(dá)了D2的輸入端，而D2要求在時(shí)鐘沿到來(lái)后的3ns內(nèi)其輸入端的值不能改變，這樣D2的保持時(shí)間就得不到滿(mǎn)足，所以D2的保持時(shí)間必須小于等于2ns。至于說(shuō)T2min為0時(shí)的情況，其實(shí)T2min是永遠(yuǎn)不能為0的，即使是一根導(dǎo)線其時(shí)延也是不可能為0的，這就是為什么移位寄存器的兩個(gè)觸發(fā)器之間連的只是一根導(dǎo)線，導(dǎo)線后端觸發(fā)器的保持時(shí)間卻還是可以滿(mǎn)足的原因，其實(shí)移位寄存器中觸發(fā)器的保持時(shí)間可以看成是小于等于其間導(dǎo)線的時(shí)延。建立時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。保持時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的，如果不滿(mǎn)足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時(shí)需要經(jīng)過(guò)一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級(jí)觸發(fā)器來(lái)同步異步輸入信號(hào)。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿(mǎn)足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級(jí)觸發(fā)器的輸入不滿(mǎn)足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來(lái)后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來(lái)之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來(lái)，而且穩(wěn)定的數(shù)據(jù)必須滿(mǎn)足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿(mǎn)足了，在下一個(gè)脈沖沿到來(lái)時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿(mǎn)足其建立保持時(shí)間。同步器有效的條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級(jí)觸發(fā)器的建立時(shí)間 = 時(shí)鐘周期。（編者注：maxbird在該部分詳細(xì)說(shuō)明了建立時(shí)間和保持時(shí)間的概念，以及如果不滿(mǎn)足二者可能導(dǎo)致的亞穩(wěn)態(tài)的傳播。注意這里說(shuō)的建立時(shí)間和保持時(shí)間都是針對(duì)時(shí)鐘而言的，在進(jìn)行時(shí)序約束時(shí)所指的就是這種，而很多網(wǎng)友以前學(xué)習(xí)的建立時(shí)間保持時(shí)間的概念是針對(duì)信號(hào)而言的，所指的對(duì)象不同，分析出來(lái)的結(jié)論完全相反，一定注意不要混淆。）lh1688：不考慮CLOCK SKEW情況下。D2的建立時(shí)間要求：Tco1＋T1(logic delay)＋Tsetup2 Tc（CLOCK周期) 。那么 Tsetup2 Tc（CLOCK 周期) －（Tco1＋T1）。這個(gè)應(yīng)該比較容易理解。相對(duì)的保持時(shí)間實(shí)際就是路徑的總延時(shí) （Tco1＋T1）。 保持時(shí)間 Thold2 （Tco1＋T1）。建立時(shí)間與保持時(shí)間概述（EETOP）關(guān)于建立時(shí)間和保持時(shí)間,如下圖普及一下基礎(chǔ)知識(shí)先: 其中Tcq 觸發(fā)器時(shí)鐘到數(shù)據(jù)輸出的延時(shí)，Tcd 時(shí)鐘的延時(shí)參數(shù) Tpd 組合邏輯的延時(shí)，Tsetup 觸發(fā)器的保持時(shí)間。 因?yàn)閿?shù)據(jù)到達(dá)觸發(fā)器的時(shí)間至少要比時(shí)鐘沿早一個(gè)建立時(shí)間，則有Tcq+Tpd+Tsetup+T，建立時(shí)間裕量=T時(shí)鐘周期+Tcd,由于T建立時(shí)間裕量0。 所以要求的最小時(shí)鐘周期即為T(mén)=Tcq+Tpd+TsetupTcd時(shí)鐘周期為T(mén),觸發(fā)器D1的時(shí)鐘沿到來(lái)到觸發(fā)器Q變化的時(shí)間Tco（CLKQ）最大為T(mén)1max,最小為T(mén)1min,邏輯組合電路的延遲時(shí)間最大為T(mén)2max，最小為T(mén)2min，問(wèn)觸發(fā)器D2的建立時(shí)間和保持時(shí)間。 該題最終答案：T3setup FONT maxbird：D2的保持時(shí)間就是時(shí)鐘沿到來(lái)之后,D2的數(shù)據(jù)輸入端要保持?jǐn)?shù)據(jù)不變的時(shí)間,這個(gè)時(shí)間是由D1和D2之間的組合邏輯時(shí)延決定的。例如:假設(shè)D1和D2之間的組合邏輯時(shí)延為2ns,時(shí)鐘周期為10ns,這意味著在時(shí)鐘沿來(lái)到后，D1輸出的新數(shù)據(jù)要過(guò)2ns才會(huì)到達(dá)D2的數(shù)據(jù)輸入端，那么在這2ns內(nèi)，D2的數(shù)據(jù)輸入端保持的還是上一次的舊數(shù)據(jù)，其值不會(huì)立即更新，假設(shè)D2的最小保持時(shí)間為3ns,這意味時(shí)鐘沿到來(lái)后，D2的數(shù)據(jù)輸入端的值在3ns內(nèi)不能有變化，回到問(wèn)題的關(guān)鍵，由于D1在時(shí)鐘沿到來(lái)后的輸出結(jié)果，經(jīng)過(guò)2ns的組合邏輯延時(shí)便到達(dá)了D2的輸入端，而D2要求在時(shí)鐘沿到來(lái)后的3ns內(nèi)其輸入端的值不能改變，這樣D2的保持時(shí)間就得不到滿(mǎn)足，所以D2的保持時(shí)間必須小于等于2ns。至于說(shuō)T2min為0時(shí)的情況，其實(shí)T2min是永遠(yuǎn)不能為0的，即使是一根導(dǎo)線其時(shí)延也是不可能為0的，這就是為什么移位寄存器的兩個(gè)觸發(fā)器之間連的只是一根導(dǎo)線，導(dǎo)線后端觸發(fā)器的保持時(shí)間卻還是可以滿(mǎn)足的原因，其實(shí)移位寄存器中觸發(fā)器的保持時(shí)間可以看成是小于等于其間導(dǎo)線的時(shí)延。 建立時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。保持時(shí)間：觸發(fā)器在時(shí)鐘沿來(lái)到后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。如下圖：因?yàn)橛|發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的，如果不滿(mǎn)足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時(shí)需要經(jīng)過(guò)一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級(jí)觸發(fā)器來(lái)同步異步輸入信號(hào)。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿(mǎn)足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級(jí)觸發(fā)器的輸入不滿(mǎn)足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來(lái)后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來(lái)之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來(lái)，而且穩(wěn)定的數(shù)據(jù)必須滿(mǎn)足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿(mǎn)足了，在下一個(gè)脈沖沿到來(lái)時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿(mǎn)足其建立保持時(shí)間。同步器有效的條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級(jí)觸發(fā)器的建立時(shí)間 = 時(shí)鐘周期。 maxbird在該部分詳細(xì)說(shuō)明了建立時(shí)間和保持時(shí)間的概念，以及如果不滿(mǎn)足二者可能導(dǎo)致的亞穩(wěn)態(tài)的傳播。注意這里說(shuō)的建立時(shí)間和保持時(shí)間都是針對(duì)時(shí)鐘而言的，在進(jìn)行時(shí)序約束時(shí)所指的就是這種，而很多網(wǎng)友以前學(xué)習(xí)的建立時(shí)間保持時(shí)間的概念是針對(duì)信號(hào)而言的，所指的對(duì)象不同，分析出來(lái)的結(jié)論完全相反，一定注意不要混淆。 不考慮CLOCK SKEW情況下。D2的建立時(shí)間要求：Tco1＋T1(logic delay)＋Tsetup2 Tc（CLOCK 周期) 。那么 Tsetup2 Tc（CLOCK 周期)－（Tco1＋T1）。這個(gè)應(yīng)該比較容易理解。相對(duì)的保持時(shí)間實(shí)際就是路徑的總延時(shí)（Tco1＋T1）。保持時(shí)間 Thold2 （Tco1＋T1）。不考慮CLOCKSKEW情況下。D2的建立時(shí)間要求：Tco1＋T1(logic delay)＋Tsetup2 Tc（CLOCK 周期) 。那么Tsetup2 Tc（CLOCK 周期)－（Tco1＋T1）。這個(gè)應(yīng)該比較容易理解。相對(duì)的保持時(shí)間實(shí)際就是路徑的總延時(shí)（Tco1＋T1）。保持時(shí)間 Thold2 （Tco1＋T1）。QUOTE:你說(shuō)的保持時(shí)間應(yīng)該指的是輸入引腳的保持時(shí)間：tH = clock to destination register delay + micro hold delay of destination register pin to register delay如果你正確設(shè)置了convert_clk 和out_clk的時(shí)序分析參數(shù)，在時(shí)序分析報(bào)告中應(yīng)該看到滿(mǎn)足時(shí)序要求的結(jié)果：Clock Setup ：39。convert_clk39。、Clock Hold ：39。convert_clk39。你說(shuō)的負(fù)值未必就不好，對(duì)于th、tsu來(lái)說(shuō)，負(fù)值是好的。如果你在時(shí)序設(shè)置中指定了期望值的話，用期望值減去實(shí)際值，得到的是你的余量（slack）。只有slack是正值，才是好的結(jié)果。如果你現(xiàn)在還沒(méi)有分配引腳，并且不準(zhǔn)備把設(shè)計(jì)用于實(shí)際系統(tǒng)的話，你可以暫時(shí)不關(guān)心th、tsu。但是一定要設(shè)置和分析你的時(shí)鐘信號(hào)。負(fù)的setup 和 hold time 還是比較好理解的。討論一下setup time violation 的形成因?yàn)樾盘?hào)比clock 后到達(dá)DFF,或者說(shuō)到達(dá)的時(shí)間太晚了，這個(gè)時(shí)候這個(gè)DFF就沒(méi)有辦法采樣到這個(gè)信號(hào)，于是就出現(xiàn)了setup slak。那么，假設(shè)你對(duì)這一個(gè)DFF做優(yōu)化，你會(huì)怎么做？打包這個(gè)DFF，假設(shè)為DFFA。在DFFA中把clock加delay，再連接到原DFF。這樣你的信號(hào)就可以走的慢一點(diǎn)，慢到比clock還慢都沒(méi)有問(wèn)題而這個(gè)時(shí)候setup time就被你