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s3c2440pll設(shè)置詳解總結(jié)版(已修改)

2025-04-04 00:34 本頁面

　

【正文】 S3C2440 PLL設(shè)置詳解總結(jié) 樊景柱 20130326CPU上電幾毫秒后，晶振輸出穩(wěn)定，F(xiàn)CLK=Fin（晶振頻率），CPU開始執(zhí)行指令。但實際上，F(xiàn)CLK可以高于Fin，為了提高系統(tǒng)時鐘，需要用軟件來啟用PLL。這就需要設(shè)置CLKDIVN，MPLLCON，UPLLCON這3個寄存器。 CLKDIVN寄存器用于設(shè)置FCLK，HCLK，PCLK三者的比例，MPLLCON用于設(shè)置主頻FCLK，UPLLCON用于設(shè)置USB時鐘UCLK。S3C2440A PLL源有兩個,一個是MPLL,另一個是UPLL. MPLL用于CPU用外設(shè),UPLL只用于USB. ，包括CPU的FCL

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