s3c2440pll設(shè)置詳解總結(jié)版(編輯修改稿)
2025-04-19 00:34 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 2 時(shí)鐘連接參考通過(guò)在片內(nèi)集成的2個(gè)鎖相環(huán)：MPLL和UPLL，可對(duì)輸入的Fin=12MHz的晶振頻率進(jìn)行倍頻。S3C2440使用了三個(gè)倍頻因子MDIV、PDIV和SDIV來(lái)設(shè)置倍頻，通過(guò)寄存器MPLLCON和UPLLCON可分別設(shè)置各自的倍頻因子。其中MPLLCON寄存器用于設(shè)置處理器內(nèi)核時(shí)鐘主頻FCLK，其輸入輸出頻率間的關(guān)系為 FCLK=MPLL=(2*m*Fin)/(p*2^s)其中m=(MDIV+8), p=(PDIV+2), s=SDIV。其中UPLLCON寄存器用于產(chǎn)生48MHz或96MHz，提供USB時(shí)鐘（UCLK），其輸入輸出頻
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