【正文】 第二章 大規(guī)模現(xiàn)場可編程邏輯器件 基于 SRAM編程的現(xiàn)場可編程邏輯器件 SRAM FPGA的基本結(jié)構(gòu)和工作原理 1. 基本的 SRAM FPGA編程原理 即通過對 FPGA上的 SRAM上的配置來決定各個邏輯單元的邏輯功能和相互之間的連線關(guān)系 。 2. 基本的 SRAM FPGA的整體結(jié)構(gòu) SRAM FPGA主要由 3個部分組成： 可編程邏輯塊 CLB(Configurable Logic Block)、 可編程輸入／輸出模塊 IOB(Input/Output Block)、 可編程內(nèi)部連線 PI(Programmable Interconnect)。 SRAM FPGA的基本結(jié)構(gòu)和工作原理 3. 基本的 SRAM FPGA的 CLB的結(jié)構(gòu)與原理 可配置邏輯塊（ CLB）用于實現(xiàn)一個 FPGA芯片中的大部分邏輯功能。 典型的 CLB中的主要組成如圖 2 4所示。 其中包括 3個查找表（ LUT）， 它們用作組合邏輯發(fā)生器 。 此外， 還有兩個觸發(fā)器， 以及兩組信號多路選擇器。 其中， GLUT和 FLUT可以用來生成任意的 4輸入的組合函數(shù)或用作內(nèi)置分布式 RAM； 觸發(fā)器可用來構(gòu)成時序邏輯的基本元胞； 多路選擇器用于配置 CLB的不同的邏輯功能。 SRAM FPGA的基本結(jié)構(gòu)和工作原理 G LU TG4G3G2G1G4G3G2G1G1 ～ G4的組合邏 輯功能GH LU TGH1FHF , G , H 1的組合邏輯功能F LU TF4F3F2F1F4F3F2F1F1 ～ F4的組合邏 輯功能GC LKCESRDC LKCEQ YQSRDC LKCEQ XQX由 配 置 程序 控 制 的 多 路選擇器SRH1D I NABY SRAM FPGA的基本結(jié)構(gòu)和工作原理 （ 1） 函數(shù)發(fā)生器：兩個 16 1的存儲器查找表 (FLUT和 GLUT)用于實現(xiàn) 4輸入的函數(shù)發(fā)生器， 它們每一個都能實現(xiàn)由任意 4個獨立的輸入信號(F1～ F4或 G1～ G4)組合產(chǎn)生的任意布爾邏輯功能。 并且， 使用存儲器查找表的傳輸延遲與其實現(xiàn)的函數(shù)功能無關(guān)。 一個 3輸入的函數(shù)發(fā)生器 (HLUT)可以實現(xiàn)任意 3個輸入的所有布爾邏輯功能。 其中兩個輸入受到可編程的多路選擇器的控制 (見圖 2 4中的虛框 A)。 這兩個輸入信號可以是 FLUT或 GLUT的輸出， 也可以是直接來自 CLB的輸入。 SRAM FPGA的基本結(jié)構(gòu)和工作原理 而第三個輸入信號直接來自于 CLB的輸入。 因此， CLB可以實現(xiàn)多達 9個輸入的特定功能， 如實現(xiàn)奇偶校驗。 在 CLB中的 3個 LUT可以組合實現(xiàn) 5輸入的任意布爾邏輯功能。 總之 ， 一個 CLB可以實現(xiàn)四種功能： 實現(xiàn)任意的4變量函數(shù)； 實現(xiàn)一個輸出的任意 5變量函數(shù)； 實現(xiàn) 6變量的部分函數(shù)； 實現(xiàn)某些 9變量的函數(shù) 。 在一個 CLB中能實現(xiàn)多種函數(shù)功能 ， 這樣在設(shè)計中 ， 既可以減少所需的 CLB塊的個數(shù) ， 又可以縮短信號的延遲時間 ， 提高系統(tǒng)速度 。 SRAM FPGA的基本結(jié)構(gòu)和工作原理 （ 2） 觸發(fā)器 ：每個 CLB中包含兩個觸發(fā)器 (如圖 2 5 所示 )， 它們用于存儲函數(shù)發(fā)生器的輸出。 觸發(fā)器和函數(shù)發(fā)生器也可以獨立使用。 CLB的輸入信號 DIN可用作兩個觸發(fā)器的直接輸入信號 。 H1也可以通過 HLUT驅(qū)動任意一個觸發(fā)器， 但帶有一個微量的附加延遲。 兩個觸發(fā)器共享一個時鐘信號 (CLK)、 時鐘使能信號 (CE)和置位／復(fù)位信號 (SR)。 一開始 ， 兩個觸發(fā)器均由一個全局初始化信號 (GSR)控制 。 SRAM FPGA的基本結(jié)構(gòu)和工作原理 （ 3） 控制信號：由 4個輸入信號的多路選擇器決定 CLB的輸入控制信號 (見圖 2 6)。 這 4個內(nèi)部信號是： CE——時鐘使能信號； SR——異步置位／復(fù)位信號或是 H函數(shù)發(fā)生器輸入 0； DIN——直接輸入信號或是 H函數(shù)發(fā)生器輸入 2； H1——H函數(shù)發(fā)生器輸入 1。 SRAM FPGA的基本結(jié)構(gòu)和工作原理 D QSDQRDG S RG N DSRC L KDCEVCC由 配 置 程序 控 制 的 多 路選擇器圖 2 5 CLB中的觸發(fā)器功能塊 SRAM FPGA的基本結(jié)構(gòu)和工作原理 圖 2 6 CLB控制信號接口 C1C2C3C4D I NH1SRCE由 配 置 程序 控 制 的 多 路選 擇 器 SRAM FPGA的基本結(jié)構(gòu)和工作原理 4. 基本的 SRAM FPGA的 IOB的結(jié)構(gòu)與原理 用戶可配置的輸入輸出塊（ IOB）為芯片外部封裝引腳和內(nèi)部邏輯連接提供接口。 每個 IOB控制一個封裝引腳， 可配置成輸入口、 輸出口或是雙向信號口。 圖 2 7 是一個 SpartanXL系列FPGA IOB的簡化功能圖。 SRAM FPGA的基本結(jié)構(gòu)和工作原理 圖 2 7 基本 FPGA IOB的簡化功能框圖 G T STOOKDC L KCEQ1112IKCEDC L KCEQ延 遲可編程的上拉 / 下拉網(wǎng) 絡(luò)輸 入 緩 沖器輸 出 驅(qū) 動器可 編 程 的偏 移 率可編程的 TTL/ C M O S 驅(qū)動器由 配 置 程序 控 制 的 多 路選擇器封裝焊墊 SRAM FPGA的基本結(jié)構(gòu)和工作原理 （ 1） IOB輸入信號路徑 IOB的輸入信號可以配置成直接輸入到布線通道 (如圖 2 7 中的 I1和 I2)或是輸入到輸入寄存器中 。 輸入寄存器可配置為一個邊緣觸發(fā)的觸發(fā)器或是一個電平觸發(fā)的鎖存器 。 一個簡化的寄存器如圖 2 8 所示 。 DSDQRDG S RDC L KCEVCCQ由 配 置 程序 控 制 的 多 路選 擇 器圖 2 8 基本 FPGA IOB觸發(fā)器 /鎖存器功能 SRAM FPGA的基本結(jié)構(gòu)和工作原理 （ 2） IOB輸出信號路徑：輸出信號可以在 IOB內(nèi)任意反相， 并可直接通過輸出緩沖器輸出或是先存儲在一個邊沿觸發(fā)的觸發(fā)器中， 然后再通過輸出緩沖器輸出。 （ 3） 上拉和下拉網(wǎng)絡(luò)： 可編程的上拉、 下拉電阻可將未使用的引腳固定接電源或是接地，這樣使系統(tǒng)的功率消耗最小， 并可減少噪音干擾。 可配置的上拉電阻是一個 P溝道晶體管， 可將引腳上拉到電源； 可配置的下拉電阻是一個 N溝道晶體管， 可將引腳下拉到地。 這些電阻的典型取值范圍是 20～ 100 kΩ。 SRAM FPGA的基本結(jié)構(gòu)和工作原理 （ 4） 獨立的時鐘信號和共用的時鐘使能信號 可提供給輸入 (IK)和輸出 (OK)觸發(fā)器獨立的時鐘信號。 在 IOB內(nèi)部， 每個觸發(fā)器的時鐘信號都可獨立反相， 并可利用時鐘信號的下降沿或上升沿驅(qū)動觸發(fā)器。 每個 IOB的時鐘輸入信號都是彼此獨立的。 在每個 IOB中 ， 輸入 、 輸出觸發(fā)器共享一個時鐘使能信號 (如圖 2 8中的 CE信號 )。 可通過配置 ， 使時鐘使能信號只作用于輸入或輸出觸發(fā)器中的某一個或是兩個都作用 。 此外 ， CE信號在 IOB內(nèi)不能反相 。 SRAM FPGA的基本結(jié)構(gòu)和工作原理 5. 基本的 SRAM FPGA的 PI的結(jié)構(gòu)原理 FPGA的布線通道主要包括 CLB布線通道 、 IOB布線通道 、 全局網(wǎng)絡(luò)和緩沖器 。 （ 1） CLB布線通道： CLB布線通道位于 CLB陣列的行以及列之間。 位于 CLB周圍的布線通道可分為三種類型： 單長線、 雙長線和長線。 在每個垂直通道和水平通道的連接處是一個信號控制矩陣， 叫可編程開關(guān)矩陣 (PSM)。 圖 2 9給出了 CL