eda課程設(shè)計(jì)報(bào)告--出租車(chē)計(jì)價(jià)器(已修改)
2025-01-29 13:13 本頁(yè)面
【正文】 課 程 設(shè) 計(jì)課程設(shè)計(jì)名稱： 出租車(chē)計(jì)價(jià)器 專 業(yè) 班 級(jí) 學(xué) 生 姓 名 ： 學(xué) 號(hào) ： 指 導(dǎo) 教 師 ： 課程設(shè)計(jì)時(shí)間： 1 設(shè)計(jì)任務(wù)及要求出租車(chē)計(jì)價(jià)器根據(jù)乘客乘坐汽車(chē)行駛距離和等候時(shí)間的多少進(jìn)行計(jì)價(jià),并在行程中同步顯示車(chē)費(fèi)值。從起步開(kāi)始，行程3公里內(nèi)，且等待累計(jì)時(shí)間2分鐘內(nèi)，起步費(fèi)10元；。并能顯示行駛公里數(shù)、等待累計(jì)時(shí)間、總費(fèi)用。設(shè)計(jì)的主要技術(shù)指標(biāo)：（1）計(jì)價(jià)范圍：0— 計(jì)價(jià)分辨率：（2）計(jì)程范圍：0—99公里 計(jì)程分辨率：1公里（3）計(jì)時(shí)范圍：0—59分 計(jì)時(shí)分辨率：1分 本次設(shè)計(jì)中假設(shè)出租車(chē)的速度傳感器具有出租車(chē)每行駛1Km提供1000個(gè)脈沖信號(hào)的特性。當(dāng)行駛速度小于等于6KM/h時(shí)為等待。本設(shè)計(jì)的最終任務(wù)是顯示出租車(chē)的等待時(shí)間和行駛里程，并計(jì)算出所需費(fèi)用。根據(jù)要求需要進(jìn)行如下分工，首先要有一個(gè)分頻模塊（ＦＰＱ）產(chǎn)生系統(tǒng)工作用的基準(zhǔn)信號(hào)1HZ，供系統(tǒng)中的有關(guān)模塊計(jì)時(shí)用。其次要有一個(gè)判斷等待與否的模塊（DDPB），再者就是要有計(jì)時(shí)和計(jì)程模塊（ＤＤＳＪ和ＬＣＪＳ），最后要有計(jì)費(fèi)模塊和顯示譯碼模塊（ＪＦＺ和ＹＩＭＡ）。2設(shè)計(jì)原理及總體框圖（1）設(shè)計(jì)總體框圖行駛里程計(jì)算 行駛車(chē)啟動(dòng)費(fèi)用計(jì)算 等待時(shí)間計(jì)算等待圖１ 總設(shè)計(jì)框圖（2）設(shè)計(jì)總原理圖 圖２ 設(shè)計(jì)總原理圖設(shè)計(jì)總原理：測(cè)控FPGA芯片通過(guò)采集速度傳感器脈沖信號(hào)WCLK進(jìn)行行駛里程計(jì)算，利用外部脈沖信號(hào)CLK1產(chǎn)生標(biāo)準(zhǔn)時(shí)鐘信號(hào)，用來(lái)計(jì)算等待時(shí)間，最后根據(jù)行駛里程、等待時(shí)間來(lái)計(jì)算計(jì)價(jià)值。并用譯碼電路顯示行駛里程、等待時(shí)間和計(jì)價(jià)值。3 程序設(shè)計(jì)1．VHDL語(yǔ)言簡(jiǎn)單介紹 VHDL語(yǔ)言（VHSIC Hardware Description Language，甚高速集成電路硬件描述語(yǔ)言）是一種設(shè)計(jì)、仿真、綜合的標(biāo)準(zhǔn)硬件描述語(yǔ)言，是對(duì)可編程邏輯器件進(jìn)行開(kāi)發(fā)與設(shè)計(jì)的重要工具，其優(yōu)點(diǎn)是：支持自上而下和基于庫(kù)的設(shè)計(jì)，支持范圍廣，具有多層次描述系統(tǒng)硬件功能的能力。VHDL語(yǔ)言已成為IEEE的一種工業(yè)標(biāo)準(zhǔn)，是實(shí)現(xiàn)信息系統(tǒng)硬件開(kāi)發(fā)所必備的知識(shí)和技能。VHDL程序結(jié)構(gòu)的顯著特點(diǎn)是，任何一個(gè)工程設(shè)計(jì)或稱設(shè)計(jì)實(shí)體（可以是一個(gè)門(mén)電路、一個(gè)芯片、一塊電路板乃至整個(gè)系統(tǒng)）都可以分成內(nèi)外兩個(gè)部分，外面的部分稱為可視部分，用實(shí)體來(lái)說(shuō)明端口特性；里面的部分稱為不可視部分，用結(jié)構(gòu)體來(lái)說(shuō)明其內(nèi)部功能和算法，由實(shí)際的功能描述語(yǔ)句組成。模塊程序及相應(yīng)說(shuō)明（1）分頻器模塊 LIBRARY IEEE。USE 。USE 。USE 。ENTITY FPQ IS PORT(CLK: IN STD_LOGIC。 CLK=100HZ CLK1HZ: OUT STD_LOGIC)。 CLK1HZ=1HZEND ENTITY FPQ。ARCHITECTURE ART OF FPQ IS SIGNAL CNT50: INTEGER RANGE 0 TO 49。 SIGNAL CLK1: STD_LOGIC。 BEGIN PROCESS(
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