eda課程設計--頻率計(已修改)
2025-01-25 15:25 本頁面
【正文】 山東建筑大學信息與電氣工程學院課程設計說明書 目錄摘要…………………………………………………………………………………Ⅱ正文………………………………………………………………………………….1 ………………………………………………………………………...…1 ………………………………………………………………………………….…1 …………………………………………………………………………………….1 摘要此次設計的主要目的是學習掌握頻率計的設計方法，掌握動態(tài)掃描輸出電路的實現(xiàn)方法，學習較復雜的數(shù)字系統(tǒng)的設計方法。通過單位時間（1秒）內(nèi)頻率的計數(shù)來實現(xiàn)頻率的設計。此次設計主要用四位十進制計數(shù)器，所以頻率計數(shù)范圍為1~9999Hz。量程有1KHz，1MHz兩檔，用LED燈指示。且讀數(shù)大于9999時，頻率計處于超量程狀態(tài)，發(fā)出溢出指示，下次量程，量程自動增大一檔。讀數(shù)小時，頻率計處于前量程狀態(tài)，下次測量，量程自動減小一檔。然后鎖存防止閃爍顯示，最后由譯碼掃描顯示電路輸出到數(shù)碼管進行顯示輸出。并且下載后能夠進行仿真頻率的計數(shù)和靜態(tài)顯示。通過這次的設計能夠更清楚的理解VHDL程序的描述語言，進行簡單程序的編寫和仿真。關鍵詞：EDA技術、頻率、四位十進制、仿真、鎖存顯示 正文（1）設計4位十進制頻率計，學習較復雜的數(shù)字系統(tǒng)設計方法；（2）用VHDL硬件描述語言進行模塊電路的設計；（3）掌握較為復雜的原理圖層次化設計，熟悉詳細的設計流程。 根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為1S的輸入信號脈沖計數(shù)允許的信號；1S計數(shù)結束后，計數(shù)值被鎖入鎖存器，計數(shù)器清零，為下一測評計數(shù)周期做好準備。測頻控制信號可以由一個獨立的發(fā)生器來產(chǎn)生。 FTCTRL的計數(shù)使能信號CNT_EN能產(chǎn)生一個1S脈寬的周期信號，并對頻率計中的4位計數(shù)器couter4D的ENABL使能端進行同步控制。當CNT_EN高電平時允許計數(shù)；低電平時停止計數(shù)，并保持其所計的脈沖數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上升沿將計數(shù)器在前一秒鐘的計數(shù)值鎖進鎖存器REG4D中，并由外部的十進制7段譯碼器譯出，顯示計數(shù)值。設置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號后，必須有一清零信號RST_CNT對計數(shù)器進行清零，為下一秒的技術操作做準備。四位十進制頻率計四位鎖存器測頻控制電路四位計數(shù)器十進制加法計數(shù)器 設計一個四位十進制頻率計，首先需要一個測頻控制電路來產(chǎn)生一個脈寬為1S的輸入信號脈沖計數(shù)允許的信號；然后需要一個4位計數(shù)器進行計數(shù)，由于我們設計的是四位的十進制的頻率計，所以還需要用4個十進制的加法計數(shù)器來構成所需要的計數(shù)器；在技計數(shù)完成之后還需要一個鎖存器將計數(shù)值進行鎖存，從而使顯示的數(shù)值穩(wěn)定。（1）輸入完整的VHDL語言描述，具體描述如下。LIBRARY IEEE。USE 。USE 。ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC。 RST : IN STD_LOGIC。 ENA : IN STD_LOGIC。 OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT : OUT STD_LOGIC )。 END CNT4B。ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGINP_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = 39。139。 THEN CQI = 0000。 ELSIF CLK39。EVENT AND CLK = 39。13
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