【正文】 第 8章 電子設(shè)計(jì)自動(dòng)化 第 8章 電子設(shè)計(jì)自動(dòng)化 EDA概述 硬件描述語(yǔ)言 Verilog HDL 初步 MAX+plusⅡ 開(kāi)發(fā)系統(tǒng) 第 8章 電子設(shè)計(jì)自動(dòng)化 EDA概述 EDA就是以 計(jì)算機(jī)為工作平臺(tái)、以 EDA軟件工具為開(kāi)發(fā)環(huán)境、 以硬件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言、以 ASIC為實(shí)現(xiàn)載體 的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程，它包括半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化、可編程邏輯器件設(shè)計(jì)自動(dòng)化、電子系統(tǒng)設(shè)計(jì)自動(dòng)化、 印刷電路板 PCB（ Printed Circuit Board）設(shè)計(jì)自動(dòng)化、仿真測(cè)試、故障診斷以及形式驗(yàn)證自動(dòng)化。需要說(shuō)明的是，這里所講的是狹義的 EDA，沒(méi)有包括模擬電路的設(shè)計(jì)自動(dòng)化。 第 8章 電子設(shè)計(jì)自動(dòng)化 EDA作為一門(mén)嶄新的學(xué)科， 它的知識(shí)體系結(jié)構(gòu)為： ① ② 可編程邏輯器件原理、 ③ ④ EDA ⑤ EDA ⑥ EDA的應(yīng)用及實(shí)踐。 第 8章 電子設(shè)計(jì)自動(dòng)化 EDA的發(fā)展概況 集成電路技術(shù)的發(fā)展不斷地給 EDA技術(shù)提出新的要求，對(duì)EDA技術(shù)的發(fā)展起了巨大的推動(dòng)作用。從 20世紀(jì) 60年代中期開(kāi)始， 人們就不斷地開(kāi)發(fā)出各種計(jì)算機(jī)輔助設(shè)計(jì)工具來(lái)幫助設(shè)計(jì)人員進(jìn)行集成電路和電子系統(tǒng)的設(shè)計(jì)。 近 40年來(lái)， EDA技術(shù)大致經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì) CAD（ Computer Aided Design）、 計(jì)算機(jī)輔助工程 CAE（ Computer Aided Engineering）和電子系統(tǒng)設(shè)計(jì)自動(dòng)化 ESDA（ Electronic System Design Automation）三個(gè)發(fā)展階段 。 第 8章 電子設(shè)計(jì)自動(dòng)化 1． CAD階段（ 20世紀(jì) 60年代中期～ 20世紀(jì) 80 20世紀(jì) 70年代 ，隨著中、小規(guī)模集成電路的開(kāi)發(fā)和應(yīng)用，傳統(tǒng)的手工制圖設(shè)計(jì)印刷電路板和集成電路的方法已無(wú)法滿足設(shè)計(jì)精度和效率的要求， 于是工程師們開(kāi)始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)， 這樣就產(chǎn)生了第一代 EDA工具， 設(shè)計(jì)者也從繁雜、 機(jī)械的計(jì)算、布局和布線工作中解放了出來(lái)。 但在 EDA發(fā)展的初始階段， EDA工具的供應(yīng)商只有幾家， 產(chǎn)品幾乎全部面向 PCB設(shè)計(jì)、電路模擬或 IC版圖設(shè)計(jì) 。例如，目前常用的 PCB布線軟件Protel的早期版本 Tango、用于電路模擬的 SPICE軟件以及后來(lái)產(chǎn)品化的 IC版圖編輯與設(shè)計(jì)規(guī)則檢查系統(tǒng)等軟件，都是這個(gè)時(shí)期的產(chǎn)品。 第 8章 電子設(shè)計(jì)自動(dòng)化 20世紀(jì) 80年代初，隨著集成電路規(guī)模的增大， EDA技術(shù)有了較快的發(fā)展。更多的軟件公司，如當(dāng)時(shí)的 Mentor公司、 Daisy Systems及 Logic System公司等進(jìn)入 EDA領(lǐng)域，開(kāi)始提供帶電路圖編輯工具和邏輯模擬工具的 EDA軟件， 主要解決了設(shè)計(jì)實(shí)現(xiàn)之前的功能檢驗(yàn)問(wèn)題。 總的來(lái)講，這一階段的 EDA水平還很低， 對(duì)設(shè)計(jì)工作的支持十分有限，主要存在兩個(gè)方面的問(wèn)題需要解決： 第 8章 電子設(shè)計(jì)自動(dòng)化 ① EDA軟件的功能單一、相互獨(dú)立 。這個(gè)時(shí)期的 EDA工具軟件都是分別針對(duì)設(shè)計(jì)流程中的某個(gè)階段開(kāi)發(fā)的，一個(gè)軟件只能完成其中的一部分工作， 所以設(shè)計(jì)者不得不在設(shè)計(jì)流程的不同階段分別使用不同的 EDA軟件包。 然而， 由于不同的公司開(kāi)發(fā)的 EDA工具之間的 兼容性較差 ，為了使設(shè)計(jì)流程前一級(jí)軟件的輸出結(jié)果能夠被后一級(jí)軟件接受，就需要人工處理或再運(yùn)行另外的轉(zhuǎn)換軟件， 這往往很繁瑣， 勢(shì)必影響設(shè)計(jì)的速度。 ② 對(duì)于復(fù)雜電子系統(tǒng)的設(shè)計(jì)， 不能提供系統(tǒng)級(jí)的仿真和綜合， 所以設(shè)計(jì)中的錯(cuò)誤往往只能在產(chǎn)品開(kāi)發(fā)的后期才能被發(fā)現(xiàn)， 這時(shí)再進(jìn)行修改十分困難 。 第 8章 電子設(shè)計(jì)自動(dòng)化 2． CAE階段（ 20世紀(jì) 80年代初期～ 20世紀(jì) 90年代初期） 這個(gè)階段在集成電路與電子系統(tǒng)設(shè)計(jì)方法學(xué)以及設(shè)計(jì)工具集成化方面取得了許多成果。各種設(shè)計(jì)工具，如原理圖輸入、 編譯與連接、 邏輯模擬、 邏輯綜合、 測(cè)試碼生成、 版圖自動(dòng)布局以及各種單元庫(kù)均已齊全。 不同功能的設(shè)計(jì)工具之間的 兼容性得到了很大改善 ，那些不走兼容道路、 想獨(dú)樹(shù)一幟的 CAD工具受到了用戶的抵制，逐漸被淘汰。 EDA軟件設(shè)計(jì)者采用統(tǒng)一數(shù)據(jù)管理技術(shù)，把 多個(gè)不同功能的設(shè)計(jì)軟件結(jié)合成一個(gè)集成設(shè)計(jì)環(huán)境 。 按照設(shè)計(jì)方法學(xué)制定的設(shè)計(jì)流程， 在一個(gè)集成設(shè)計(jì)環(huán)境中就能實(shí)現(xiàn)由寄存器傳輸級(jí) RTL（ Register Transfers Level）開(kāi)始，從設(shè)計(jì)輸入到版圖輸出的全程設(shè)計(jì)自動(dòng)化。 在這個(gè)階段， 基于門(mén)陣列和標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)的半定制 ASIC得到了極大的發(fā)展， 將電子系統(tǒng)設(shè)計(jì)推入了 ASIC時(shí)代 。 但是，大部分從原理圖出發(fā)的 CAE工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)的要求， 而且具體化的元件圖形制約著優(yōu)化設(shè)計(jì)。 第 8章 電子設(shè)計(jì)自動(dòng)化 3． ESDA階段（ 20世紀(jì) 90年代以來(lái)） 20世紀(jì) 90年代以來(lái)， 集成電路技術(shù)以驚人的速度發(fā)展， 其工藝水平已經(jīng)達(dá)到深亞微米級(jí)， 一個(gè)芯片上可以集成數(shù)百萬(wàn)甚至上千萬(wàn)只晶體管， 工作頻率可達(dá) GHz。 這不僅為 片上系統(tǒng) SOC（ System On Chip） 的實(shí)現(xiàn)提供了可能， 同時(shí)也給 EDA技術(shù)提出了更高的要求，促進(jìn)了 EDA技術(shù)的發(fā)展。 在這一階段，出現(xiàn)了 以硬件描述語(yǔ)言、 系統(tǒng)級(jí)仿真和綜合技術(shù)為基本特征的第三代 EDA技術(shù) ， 它使設(shè)計(jì)師們擺脫了大量的具體設(shè)計(jì)工作，而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上， 從而極大地提高了系統(tǒng)設(shè)計(jì)的效率，縮短了產(chǎn)品的研制周期。 EDA技術(shù)在這一階段的發(fā)展主要有以下幾個(gè)方面。 第 8章 電子設(shè)計(jì)自動(dòng)化 1） 用硬件描述語(yǔ)言來(lái)描述數(shù)字電路與系統(tǒng) 這是現(xiàn)代 EDA技術(shù)的基本特征之一， 并且 已經(jīng)形成了VHDL和 Verilog HDL兩種 IEEE（ The Institute of Electrical and Electronics Engineers， 電氣和電子工程師協(xié)會(huì)）標(biāo)準(zhǔn)硬件描述語(yǔ)言 。它們 均能支持系統(tǒng)級(jí)、算法級(jí)、 RTL級(jí)（又稱(chēng)數(shù)據(jù)流級(jí)）和門(mén)級(jí) 各個(gè)層次的描述或多個(gè)不同層次的混合描述，涉及的領(lǐng)域有行為描述和結(jié)構(gòu)描述兩種形式。 硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān)，而且還支持不同層次上的綜合與仿真。硬件描述語(yǔ)言的使用規(guī)范了設(shè)計(jì)文檔， 便于設(shè)計(jì)的傳遞、 交流、 保存、 修改及重復(fù)使用。 第 8章 電子設(shè)計(jì)自動(dòng)化 2） 所謂綜合，就是由較高層次描述到低層次描述、 由行為描述到結(jié)構(gòu)描述的轉(zhuǎn)換過(guò)程 ； 仿真是在電子系統(tǒng)設(shè)計(jì)過(guò)程中對(duì)設(shè)計(jì)者的硬件描述或設(shè)計(jì)結(jié)果進(jìn)行查錯(cuò)、驗(yàn)證的一種方法 。對(duì)應(yīng)于不同層次的硬件描述，有不同級(jí)別的綜合與仿真工具。高層次的綜合與仿真將自動(dòng)化設(shè)計(jì)的層次提高到了算法行為級(jí)，使設(shè)計(jì)者無(wú)需面對(duì)低層電路，而把精力集中到系統(tǒng)行為建模和算法設(shè)計(jì)上， 而且可以幫助設(shè)計(jì)者在最早的時(shí)間發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤， 從而大大縮短了設(shè)計(jì)周期。 第 8章 電子設(shè)計(jì)自動(dòng)化 3） 平面規(guī)劃技術(shù) 平面規(guī)劃（ Floorplaning）技術(shù)對(duì)邏輯綜合和物理版圖設(shè)計(jì)進(jìn)行聯(lián)合管理，做到在 邏輯綜合早期設(shè)計(jì)階段就考慮到物理設(shè)計(jì)信息的影響 。通過(guò)這些信息，可以再進(jìn)一步地對(duì)設(shè)計(jì)進(jìn)行綜合和優(yōu)化，并保證不會(huì)對(duì)版圖設(shè)計(jì)帶來(lái)負(fù)面的影響。 這在深亞微米級(jí)布線時(shí)延已經(jīng)成為主要時(shí)延的情況下，對(duì)加速設(shè)計(jì)過(guò)程的收斂與成功是有所幫助的。在 Synopsys和 Cadence等著名公司的 EDA系統(tǒng)中都采用了這項(xiàng)技術(shù)。 第 8章 電子設(shè)計(jì)自動(dòng)化 4） 可測(cè)試性綜合設(shè)計(jì) 隨著 ASIC規(guī)模和復(fù)雜性的增加，測(cè)試的難度和費(fèi)用急劇上升，由此而產(chǎn)生了將可測(cè)試性電路結(jié)構(gòu)做在 ASIC芯片上的思想， 于是開(kāi)發(fā)出了掃描插入、內(nèi)建自測(cè)試（ BIST）和邊界掃描等可測(cè)試性設(shè)計(jì)（ DFT）工具，并已集成到 EDA系統(tǒng)中。如 Compass公司的 Test Assistant和 Mentor Graphics公司的 LBLST Achitect、 BSD Achitect和 DFT Advisor等。 第 8章 電子設(shè)計(jì)自動(dòng)化 5） 開(kāi)放性、標(biāo)準(zhǔn)化框架結(jié)構(gòu)的集成設(shè)計(jì)環(huán)境和并行設(shè)計(jì)工程 近年來(lái)，隨著硬件描述語(yǔ)言等設(shè)計(jì)數(shù)據(jù)格式的逐漸標(biāo)準(zhǔn)化， 不同設(shè)計(jì)風(fēng)格和應(yīng)用的要求使得有必要建立開(kāi)放性、標(biāo)準(zhǔn)化的EDA框架。 所謂框架， 就是一種軟件平臺(tái)結(jié)構(gòu)，為 EDA工具提供操作環(huán)境?？蚣艿年P(guān)鍵在于建立與硬件平臺(tái)無(wú)關(guān)的圖形用戶界面以及工具之間的通信、設(shè)計(jì)數(shù)據(jù)和設(shè)計(jì)流程的管理等，此外還包括各種與數(shù)據(jù)庫(kù)相關(guān)的服務(wù)項(xiàng)目。任何一個(gè) EDA系統(tǒng)只要建立一個(gè)符合標(biāo)準(zhǔn)的開(kāi)放式框架結(jié)構(gòu)，就可以接納其它廠商的 EDA工具一起進(jìn)行設(shè)計(jì)工作。這樣，框架作為一套使用和配置 EDA軟件包的規(guī)范，就可以實(shí)現(xiàn)各種 EDA工具間的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一環(huán)境下，實(shí)現(xiàn)資源共享。 第 8章 電子設(shè)計(jì)自動(dòng)化 針對(duì)當(dāng)今電子設(shè)計(jì)中 數(shù)字電路與模擬電路并存、 硬件設(shè)計(jì)與軟件設(shè)計(jì)并存 以及產(chǎn)品更新?lián)Q代快的特點(diǎn)，并行設(shè)計(jì)工程 CE（ Concurrent Engineering）要求一開(kāi)始就從管理層次上把工藝、 工具、任務(wù)、智力和時(shí)間安排協(xié)調(diào)好； 在統(tǒng)一的集成設(shè)計(jì)環(huán)境下， 由若干相關(guān)的設(shè)計(jì)小組共享數(shù)據(jù)庫(kù)和知識(shí)庫(kù)， 同步進(jìn)行設(shè)計(jì) 。 CE改變了傳統(tǒng)的設(shè)計(jì)過(guò)程中，過(guò)分依賴(lài)專(zhuān)業(yè)分工和設(shè)計(jì)人員過(guò)分強(qiáng)調(diào)所學(xué)專(zhuān)業(yè)知識(shí)的狀況。 第 8章 電子設(shè)計(jì)自動(dòng)化 EDA設(shè)計(jì)語(yǔ)言 1． VHDL和 Verilog HDL語(yǔ)言 VHDL是由 美國(guó)國(guó)防部 在 70年代末和 80年代初提出的超 高速集成電路 VHSIC（ Very High Speed Integrated Circuit）計(jì)劃的產(chǎn)物， 其目的是為了在承擔(dān)國(guó)防部定貨的各集成電路廠商之間建立一個(gè)統(tǒng)一的設(shè)計(jì)數(shù)據(jù)和文檔交換格式。 1987年 12月， IEEE接受 HDL為標(biāo)準(zhǔn) HDL，也就是 IEEEStd10761987［ LRM87］。此后又做了一些修改，新的版本為 IEEEStd10761993［ LRM93］。 第 8章 電子設(shè)計(jì)自動(dòng)化 Verilog HDL是在 1983年，由 GDA（ Gate Way Design Automation）公司的 Phil Moorby首創(chuàng)的 。 1986年， Moorby提出了用于快速門(mén)級(jí)仿真的 Verilog XL算法，使 Verilog HDL得到了迅速發(fā)展。 1989年， Cadence公司收購(gòu)了 GDA公司， Verilog HDL成了 Cadence公司的私有財(cái)產(chǎn)。 1990年， Cadence公司決定公開(kāi)發(fā)表 Verilog HDL， 并成立了 OVI（ Open Verilog International）組織來(lái)負(fù)責(zé) Verilog HDL的推廣。 基于 Verilog HDL的優(yōu)越性，Verilog HDL于 1995年成為了 IEEE的另一個(gè) HDL標(biāo)準(zhǔn) 。 第 8章 電子設(shè)計(jì)自動(dòng)化 幾年以來(lái)， EDA界對(duì) VHDL和 Verilog HDL這兩種語(yǔ)言一直爭(zhēng)論不休。實(shí)際上 這兩種語(yǔ)言各有所長(zhǎng) ，市場(chǎng)占有率也相差不多。 一般認(rèn)為， Verilog HDL是從集成電路的設(shè)計(jì)中發(fā)展而來(lái)的， 在門(mén)級(jí)電路、晶體管開(kāi)關(guān)級(jí)電路的描述方面比 VHDL強(qiáng)， 在系統(tǒng)級(jí)的抽象描述方面， VHDL則更合適 。目