【正文】 7年 12月， IEEE接受 HDL為標準 HDL，也就是 IEEEStd10761987［ LRM87］。 1989年， Cadence公司收購了 GDA公司， Verilog HDL成了 Cadence公司的私有財產(chǎn)。實際上 這兩種語言各有所長 ，市場占有率也相差不多。 ABEL語言是由美國 Data I/O公司推出的，該公司也是 ABEL語言綜合器的惟一供應商，有不少 EDA軟件支持 ABEL語言，如 ispEXPERT、 Synario、 Foundation等。 從 EDA的發(fā)展趨勢來看， 直接用 C語言來描述硬件是未來的一個發(fā)展方向，這樣軟件設計人員和硬件設計人員之間就有了“共同語言”，從而能夠?qū)崿F(xiàn)軟、硬件協(xié)同設計，提高設計效率 。 沒有 EDA工具的支持，想要完成超大規(guī)模集成電路或復雜電子系統(tǒng)的設計制造是不可想象的。 第 8章 電子設計自動化 表 8 1 部分 EDA軟件簡介 第 8章 電子設計自動化 表 8 1 部分 EDA軟件簡介 第 8章 電子設計自動化 EDA EDA設計方法屬于現(xiàn)代電子設計的范疇， 它與經(jīng)典的電子設計方法不同。 根據(jù)抽象級別的不同， 數(shù)字系統(tǒng)又劃分為若干層次，一般從頂向下包括 系統(tǒng)級、算法級、寄存器傳輸級（ RTL）、邏輯級、 電路級 等。ASIC、 EDA工具和硬件描述語言是高層次設計方法的三大基石。一般是采用 VHDL/Verilog HDL在算法級對系統(tǒng)進行行為描述，此外還可以采用比較直觀的圖形輸入方式（方框圖、 狀態(tài)圖等）。 功能仿真又稱為前仿真， 主要是檢驗系統(tǒng)的邏輯功能設計的正確性，除了系統(tǒng)規(guī)定的定時關系以外， 對實際電路中的慣性時延、 傳輸時延均不予考慮。利用綜合器對 HDL源代碼進行綜合優(yōu)化處理， 生成門級描述的網(wǎng)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關鍵步驟。 第 8章 電子設計自動化 ⑦ 時序仿真。將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片 —— 可編程邏輯器件中。 第 8章 電子設計自動化 硬件描述語言 Verilog HDL初步 Verilog HDL 語法基本知識 module muxtwo(out, a, b, s1)。 always (s1 or a or b) if( !s1 ) out = a。b10101100 ? 839。dz ? 1239。d5 //ok ? 839。b_1001_1111 // not ok!!! note:常量不說明位數(shù)的時候，默認為 32位，每個字母用 8位的 ASCII碼值表示 第 8章 電子設計自動化 ? 2 參數(shù)型（ parameter） ? 用 parameter來定義常量，稱為符號常量，可提高程序的可讀性與可維護性。 // 1個 1位 ? wire[7:0] b。 第 8章 電子設計自動化 ? 3. memory型 ? 通過對 reg型變量建立數(shù)組，用于對存儲器建模 ? reg[7:0] mega[255:0]。 ? //周期為 20的無限延續(xù)信號 第 8章 電子設計自動化 always語句 ? 例 3 ? reg[7:0] counter。 ? end 第 8章 電子設計自動化 always語句 ? 例 4 ? always (posedge clock or posegde reset) ? //上升沿 clock or reset激勵 ? begin ? .... ? end 第 8章 電子設計自動化 always語句 ? 例 5 ? always (a or b or c) ? //多個電平激勵 ? begin ? .... ? end 第 8章 電子設計自動化 always語句 ? 沿觸發(fā)的 always塊常常描述時序行為 ? 電平觸發(fā)的 always塊常常描述組合邏輯行為 第 8章 電子設計自動化 verilog HDL實例 ? module muxtwo(out, a, b, s1)。 ? and 1 u2(sela, a, ns1)。 c。, || , !） ? 條件運算符（ ?:） ? 位運算符（ ~, |, ^, amp。bx) $display(AisX)。b10011 = ? 439。b0,139。 ? C = amp。 B[2]) amp。 end //clk到來， b為 a， c為 b（ c保持原來的 b值） ? always (posedge clk) begin b = a。 reg[7:0] r。hE2。hF7。 100 r = 39。 200 r = 39。 //觸發(fā)事件 end_wave 50 r = 39。 150 r = 39。 join note:順序塊和并行塊的起始時間和結(jié)束時間；并行塊中語句的順序可隨意。d0: result = 1039。b1011_1111。 default: result = 1039。 2. 函數(shù)不能啟動任務，任務可以啟動任務和函數(shù) 3. 函數(shù)至少需要一個輸入變量，任務可以沒有或多個任何類型的變量 4. 函數(shù)返回一個值，任務沒有返回值 第 8章 電子設計自動化 task和 function說明語句 examples: switch_bytes(old_word, new_word)。 parameter on = 1,off = 0, red_ticks = 350, amber_ticks = 30, green_ticks = 200。 //交通燈初始化 always begin red = on。 //調(diào)用等待任務 amber = on。 input[31:0] tics。 end endmodule 第 8章 電子設計自動化 MAX+plusⅡ 開發(fā)系統(tǒng) 概述 MAX+plusⅡ 是美國 Altera公司為其生產(chǎn)的可編程邏輯器件而自行設計的一種 EDA軟件工具，其全稱為 Multiple Array Matrix and Programmable Logic User Systems。 MAX+plusⅡ 開發(fā)系統(tǒng)的核心 ——Compiler（編譯器）能自動完成邏輯綜合和優(yōu)化，它支持 Altera公司 Classic、 MAX和 FLEX系列的 PLD，提供了一個與結(jié)構無關的 PLD開發(fā)環(huán)境。 圖 8 6是 MAX+plusⅡ 的組成示意圖。 (5) 支持硬件描述語言。調(diào)用庫單元進行設計，可以大大減輕設計人員的工作量， 縮短設計周期。商業(yè)版為 MAX+plusⅡ 軟件的完全版，需要一個授權文件（ ）和一個硬件狗； 基本版和學生版都是免費軟件，它們在商業(yè)版上加了一些不同程度的限制， 授權文件（ ）可以到 Altera公司的網(wǎng)站（ . ）上申請，不需要硬件狗。 (4) Windows95/98/202 Windows NT 。選擇 Full/Custom/FLEXlm Service項，即開始安裝商業(yè)版； 選擇 BASELINE/E+MAX就開始安裝基本版或?qū)W生版。同時會在管理器窗口上出現(xiàn) License Agreement信息，選擇其中的“ Yes” 項 (若選擇“ No” 則會退出 MUX+plusⅡ 。 第 8章 電子設計自動化 MUX+plusⅡ 使用 MAX+plusⅡ 進行可編程邏輯器件開發(fā)主要包括四個階段：設計輸入、 編譯處理、驗證（包括功能仿真、 時序仿真、 定時分析）和器件編程， 如圖 8 9所示。一個項目在分層次設計時， 不同的設計模塊可以采用不同的設計方式，這里只介紹 VHDL設計輸入方式，其輸入步驟如下： (1) 在 File菜單中選擇 New， 然后在跳出的對話框中選擇 Text Edit File，再選擇 OK，即可打開一個無標題的 Text Edit窗口。 這樣， Text Edit窗口的標題就變?yōu)?freq 。 PORT( clkin : IN STDLOGIC； clkout : OUT STDLOGIC )； (4) 在標題為 Text Edit窗口中鍵入 8分頻器的VHDL源程序： 第 8章 電子設計自動化 END ENTITY freqdiv8； ARCHITECTURE arch OF freqdiv8 IS SIGNAL t : STDLOGICVECTOR( 2 DOWNTO 0 )； BEGIN PROCESS( clkin) BEGIN IF( clkin′EVENT AND clkin = ′1′ ) THEN t = t + 1； END IF； END PROCESS； PROCESS( clkin ) BEGIN 第 8章 電子設計自動化 IF( clkin′EVENT AND clkin = ′1′ ) THEN IF(t = 011 AND t 111) THEN clkout = ′1′； ELSE clkout = ′0′； END IF； END IF； END PROCESS； END ARCHITECTURE arch； 第 8章 電子設計自動化 2． 編譯處理與仿真 1） (1) 選擇 MAX+plusⅡ 菜單中的 Complier，打開 Complier窗口， 如圖 8 10所示。如果設計文件中沒有語法錯誤， 將生成一個編譯網(wǎng)表文件（ .snf） 。其中的Functional SNF Extractor將產(chǎn)生一個用于功能仿真的仿真網(wǎng)表文件（ .snf）。 ② 設置最大仿真時間。用鼠標選中激勵（輸入）信號和需要仿真的信號（ clkin、 clkout、 t），再用對話框中的“ =” 將它們添加到右邊一欄中。 最后將編輯好的仿真波形文件保存到該設計的子目錄（ D:\Mywork\demo\）當中，文件名為 。 如果功能不正確， 則要重新修改設計文件， 再重復上述的所有過程。選擇 Assign菜單中的 Device， 在彈出的對話框中選擇可編程邏輯器件系列和具體型號，如 MAX7000系列的EPM7032LC446。在引腳鎖定對話框中指定分配給該端口的引腳編號， 然后單擊 Add， 添加到下面的列表中。編譯完成后，生成一個報告文件（ .rpt）、一個用于時序仿真和定時分析的仿真網(wǎng)表文件（ .snf）和一個編程文件（ .pof）。 圖 8 14 波形編輯窗口和時序仿真波形 第 8章 電子設計自動化 (1) 在 MAX+plusⅡ 菜單中選擇 Timing Analyzer， 即可打開定時分析窗口。 如果時序仿真和定時分析的結(jié)果不能滿足要求， 則需要修改設計或更換器件，然后再重復以上的過