【正文】 第 5章 時序邏輯電路 時序邏輯電路概述 時序邏輯電路的特點 : 電路在任何時候的 輸出穩(wěn)定值 ,不僅與該時刻的 輸入信號 有關(guān) ,而且與該時刻以前的 電路狀態(tài) 有關(guān) 。電路結(jié)構(gòu)具有 反饋回路 . 1. 時序邏輯電路的基本概念 2. 時序邏輯電路的結(jié)構(gòu)模型 X Z Q W 組合電路 存儲電路 外部輸入信號 外部輸出信號 驅(qū)動信號 狀態(tài)信號 3. 時序邏輯電路的描述方法 （ 1）邏輯方程 輸出方程 : Z(tn)=F[X(tn),Q (tn)] 驅(qū)動方程 : W(tn)=G[X(tn),Q (tn)] 狀態(tài)方程 : Q(tn+1)=H[W(tn),Q (tn)] （ 2）狀態(tài)表 輸入 原狀態(tài) 新狀態(tài) 輸出 X Qn Qn+1 Z 輸入 原狀態(tài) Qn Qn+1/Z X 新狀態(tài) / 輸出 Qn Qn+1 X/Z 原狀態(tài) 新狀態(tài) 輸入 / 輸出 （ 3）狀態(tài)圖 （ 4）時序圖 (定時波形圖 ) Reset Set Q 4. 時序邏輯電路的分類 （ 1）按存儲電路中存儲單元狀態(tài)改變的特點分類 同步時序電路、異步時序電路 （ 2）按輸出信號的特點分類 米里 (Mealy)型 :輸出信號 不僅僅 取決于存儲電路的狀 態(tài)，而且還取決于外部輸入信號。 摩爾 (Moore)型 :輸出信號 僅僅 取決于存儲電路的狀態(tài)， 而和該時刻的外部輸入信號無關(guān) . （ 3）按時序電路的邏輯功能分類 計數(shù)器、寄存器、移位寄存器 存儲電路 存儲電路由 存儲器件 組成 ,能存儲一位二值信號的器件 稱為 存儲單元電路 .存儲單元電路大多是 雙穩(wěn)態(tài) 電路 . 雙穩(wěn)態(tài)電路特點 : ① 具有兩個穩(wěn)定狀態(tài) ,用 0 和 1表示 ,在無外信號作用時 , 電路長期處于某個穩(wěn)定狀態(tài)，這兩個穩(wěn)定狀態(tài)可用來 表示一位二進(jìn)制代碼。 ② 它有一個或多個輸入端，在 外加信號激勵下，可使 電路從一個狀態(tài)轉(zhuǎn)換成另一個狀態(tài)。 兩類存儲單元電路 ： (1) 鎖存器 (2) 觸發(fā)器 鎖存器 : 直接由激勵信號控制電路狀態(tài)的存儲單元 . 觸發(fā)器 : 除激勵信號外 ,還包含一個稱為時鐘的控制信號 輸入端 . 激勵信號和時鐘一起控制電路的狀態(tài) . 鎖存器和觸發(fā)器工作波形示意圖 : Reset Set Q Set Reset Clock Q S R Q Q S R Q Q C 1. RS 鎖存器的電路結(jié)構(gòu)及邏輯符號 ≥1 ≥1 SD RD Q Q S R Q Q S R Q Q 或 SD :置位端 (置 1端 )。 RD :復(fù)位端 (置 0端 )。 兩個輸入端 (激勵端 ): 定義 : Q=0,Q=1 為 0狀態(tài) 。 Q=1,Q=0 為 1狀態(tài) . 普通鎖存器 鎖存器 2. RS 鎖存器的邏輯功能分析 設(shè) : 電路的原狀態(tài)表示為 Qn,新狀態(tài)表示為 Qn+1. ① SD=0。 RD=0 (無激勵信號 ),有下列兩種情況 : ≥1 ≥1 0 0 Q Q 0 1 1 0 ≥1 ≥1 0 0 Q Q 0 1 0 1 結(jié)論 : Qn+1=Qn ② SD=0。 RD=1 (置 0信號有效 ): ≥1 ≥1 0 1 Q Q 0 1 1 0 結(jié)論 : Qn+1=0 ③ SD=1。 RD=0 (置 1信號有效 ): ≥1 ≥1 1 0 Q Q 1 0 0 1 結(jié)論 : Qn+1=1 ④ SD=1。 RD=1 (置 0、 置 1同時信號有效 ): ≥1 ≥1 1 1 Q Q 0 0 0 0 作用時 ≥1 ≥1 0 0 Q Q 0 1 1 0 ≥1 ≥1 0 0 Q Q 0 1 0 1 激勵信號 同時 消失后 一般情況下， SD=RD=1應(yīng) 禁止 使用。 RS鎖存器的約束條件： SDRD=0 。 (3) RS鎖存器的功能描述 SD RD Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 } 保持 } 置 0 } 置 1 } 禁止 ① 特性表 ② 特性方程 Qn+1=SD+RDQn SDRD=0 ③ 狀態(tài)圖 SD=1 RD=0 SD=0 RD=1 SD= RD=0 SD=0 RD= 0 1 RS鎖存器工作波形圖（初態(tài)假設(shè)為 0） 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 SD RD Q Q 由與非門構(gòu)成的 RS鎖存器： amp。 amp。 SD RD Q Q S R Q Q S R Q Q 或 } 禁止 } 置 1 } 置 0 } 保持 SD RD Qn Qn+1 0 0 0 0 0 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 SD RDQn 0 1 00 01 11 10 1 1 1 0 0 0 Qn+1=SD+RDQn SDRD=0 4. RS 鎖存器的 VHDL 描述 LIBRARY ieee。 USE 。 ENTITY rslatch IS PORT( nr,ns : IN std_logic。 q,qb : BUFFER std_logic)。 END rslatch。 ARCHITECTURE rtl OF rslatch IS SIGNAL q_temp,qb_temp:std_logic。 BEGIN q=NOT(ns AND qb)。 qb=NOT(nr AND q)。 END rtl。 RS鎖存器應(yīng)用：電子報信器 門控鎖存器 在 RS鎖存器的基礎(chǔ)上 , 加控制信號 ,使鎖存器狀態(tài)轉(zhuǎn)換的 時間 ,受控制信號的控制 . ≥1 ≥1 amp。 amp。 RD SD R S C Q Q 1S C1 1R Q Q 1. 門控 RS鎖存器 （ 1）門控 RS 鎖存器的電路結(jié)構(gòu)及邏輯符號 RD=RC SD=SC 當(dāng) C=1時 :門控 RS鎖存器功能和 RS鎖存器完全相同 。 當(dāng) C=0時 :RD=SD=0,鎖存器狀態(tài)保持不變 . （ 2）門控 RS 鎖存器的邏輯功能分析 ① 門控 RS鎖存器特性方程 : Qn+1=S+RQn SR=0 { C=1時成立 （ 3）門控 RS 鎖存器的邏輯功能描述 C S R Qn Qn+1 0 Qn 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 ② 門控 RS鎖存器特性表 : CSRQ③ 門控 RS鎖存器工作波形圖 : 2. 門控 D 鎖存器 能將呈現(xiàn)在激勵輸入端的 單路數(shù)據(jù) D存入交叉耦合結(jié)構(gòu)的鎖存器單元中 . （ 1）門控 D 鎖存器的電路結(jié)構(gòu)及邏輯符號 amp。 amp。 amp。 RD SD D C Q Q amp。 1 1D C1 Q Q 1）當(dāng) C=0時 ,RD=SD=1,電路處于保持狀態(tài) 。 2) 當(dāng) C=1時 ,RD=D, SD=D，電路的新狀態(tài)為 D。 （ 2）門控 D 鎖存器的邏輯功能分析 amp。 amp。 amp。 RD SD D C Q Q amp。 1 2） D鎖存器特性表 : D Qn Qn+1 0 0 0 0 1 0 1 0 1 1 1 1 1） D鎖存器特性方程 : Qn+1=D （ 3）門控 D 鎖存器的邏輯功能描述 D=1 D=0 D=0 D=1 0 1 3）狀態(tài)圖： 4） D鎖存器工作波形圖 : (假設(shè)初態(tài)為 0) D C Q 鎖存 Q跟隨 D 鎖存 Q跟隨 D 鎖存 （ 4）門控 D 鎖存器的 VHDL 描述 LIBRARY ieee。 USE 。 ENTITY dlatch IS PORT( c,d : IN std_logic。 q,qb : OUT std_logic)。 END dlatch。 ARCHITECTURE rtl OF dlatch IS SIGNAL q_temp,qb_temp:std_logic。 BEGIN PROCESS(c,d) BEGIN IF(c=39。139。) THEN q_temp=d。 qb_temp=NOT(d)。 END IF。 END PROCESS。 q=q_temp。 qb=qb_temp。 END rtl。 集成鎖存器 觸發(fā)器 利用一個稱為 “ 時鐘 ” 的特殊 定時控制信號 去限制存 儲單元狀態(tài)的 改變時間 ,具有這種特點的存儲單元電路稱 為 觸發(fā)器 . 主從觸發(fā)器 1. 主從 RS 觸發(fā)器 （ 1）主從 RS 觸發(fā)器的電路結(jié)構(gòu) 1S C1 1R Q Q 1S C1 1R Q Q 1 1 Q Q S R CLK 主 鎖存器 從 鎖存器 F1 F2 Qm Qm （ 2）主從 RS 觸發(fā)器的工作原理 1）在 CLK=0時 ,主 鎖存器 F1的控制門打開 ,處于 工作狀態(tài) ,主 鎖存器按 S、 R的值改變 中間狀態(tài) Qm。從 鎖存器 F2的控制門關(guān)閉 ,處于 保持狀態(tài) 。 2) 在 CLK由 0轉(zhuǎn)換到 1時 ,主 鎖存器 F1的控制門關(guān)閉 ,進(jìn)入 保持狀態(tài) 。 從 鎖存器 F2的控制門打開 ,處于 工作狀態(tài) ,電路 根據(jù) Qm的狀態(tài)改變 輸出狀態(tài) 。 1S C1 1R Q Q 1S C1 1R Q Q 1 1 Q Q S R CLK 主 鎖存器 從 鎖存器 F1 F2 Qm Qm 主從 RS 觸發(fā)器的電路特點： 1） CLK脈沖不論在低電平或高電平期間 ,電路的輸出狀態(tài) 最多只 改變一次 。(常把控制信號有效期間 ,輸出狀態(tài)發(fā) 生 多次變化 的現(xiàn)象稱為 空翻 ) 2) 將主從 RS觸發(fā)器用于時序電路中 ,不會因 不穩(wěn)定 而產(chǎn) 生 振蕩 . 主從 RS 觸發(fā)器的電路符號： 1S C1 1R Q Q “ ”稱為延遲符號 ,表示 該觸發(fā)器在 CLK=0時接 收 R、 S的數(shù)據(jù) ,而在 CLK 的上升沿時 ,輸出改變狀態(tài) 主從 RS觸發(fā)器的特性表和 特性方程和 RS鎖存器基本 相同 ,只是在列特性表時 , 要加上 CLK脈沖標(biāo)志 . SD RD Qn Qn+1 0 0 0 0 0 0 1 1 0