[工學]北大數字集成電路課件--22_verilog的編寫風格(已修改)
2024-10-30 23:49 本頁面
【正文】 第 22章 Coding Styles for Synthesis 1. if語句和 case語句的編碼風格 2. if語句和 case語句中晚到達信號的處理 3. 邏輯塊的編碼風格 4. 高性能編碼技術 5. 其它問題 主要內容： if 語句 module single_if(a, b, c, d, sel, z)。 input a, b, c, d。 input [3:0] sel。 output z。 reg z。 always @(a or b or c or d or sel) begin if (sel[3]) z = d。 else if (sel[2]) z = c。 else if (sel[1]) z = b。 else if (sel[0]) z = a。 else z = 0。 end endmodule module mult_if(a, b, c, d, sel, z)。 input a, b, c, d。 input [3:0] sel。 output z。 reg z。 always @(a or b or c or d or sel) begin z = 0。 if (sel[0]) z = a。 if (sel[1]) z = b。 if (sel[2]) z = c。 if (sel[3]) z = d。 end endmodule 例 單個 if 語句 例 多重 if 語句 注意代碼的優(yōu)先級 if語句 case語句 module case1(a, b, c, d, sel, z)。 input a, b, c, d。 input [3:0] sel。 output z。 reg z。 always @(a or b or c or d or sel) begin casex (sel) 4’b1xxx: z = d。 4’bx1xx: z = c。 4’bxx1x: z = b。 4’bxxx1: z = a。 default: z = 1’b0。 endcase end endmodule casex具有使用無關項的優(yōu)點，不用列出 sel的所有組合。 例 case 語句 晚到達信號處理 設計時通常知道哪一個 信號到達的時間要晚一些。這些信息可用于構造 HDL，使 到達晚的信號離輸出近一些 。 下面的例子中，針對晚到達信號重新構造 if和 case語句，以提高邏輯性能。 晚到達的是數據信號 順序 if語句可以根據關鍵信號構造 HDL。在例 中，輸入信號 d處于選擇鏈的最后一級，也就是說 d最靠近輸出。 假如信號 b_is_late是晚到達信號，我們就要重新構造例 。 module mult_if_improved(a, b_is_late, c, d, sel, z)。 input a, b_is_late, c, d。 input [3:0] sel。 output z。 reg z, z1。 always @(a or b_is_late or c or d or sel) begin z1 = 0。 if (sel[0]) z1 = a。 if (sel[2]) z1 = c。 if (sel[3]) z1 = d。 if (sel[1] amp。 ~(sel[2]|sel[3])) z = b_is_late。 else z = z1。 end endmodule 具有優(yōu)先級的 if結構 module single_if(a, b, c, d, sel, z)。 input a, b, c, d。 input [3:0] sel。 output z。 reg z。 always @(a or b or c or d or sel) begin if (sel[1])
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