eda課程設(shè)計(jì)--頻率計(jì)(已修改)
2025-06-22 15:35 本頁(yè)面
【正文】 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說(shuō)明書(shū) I 目錄 摘要 ………………………………………………………………………………… Ⅱ 正文 ………………………………………………………………………………… .1 ……………………………………………………………………… ...… 1 ………………………………………………………………………………… .… 1 …………………………………………………………………………………… .1 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說(shuō)明書(shū) II 摘要 此次設(shè)計(jì)的主要目的是學(xué)習(xí)掌握頻率計(jì)的設(shè)計(jì)方法，掌握動(dòng)態(tài)掃描輸出電路的實(shí)現(xiàn)方法，學(xué)習(xí)較復(fù)雜的數(shù)字系統(tǒng)的設(shè)計(jì)方法。通過(guò)單位時(shí)間（ 1 秒）內(nèi)頻率的計(jì)數(shù)來(lái)實(shí)現(xiàn)頻率的設(shè)計(jì)。此次設(shè)計(jì)主要用四位十進(jìn)制計(jì)數(shù)器，所以頻率計(jì)數(shù)范圍為 1~9999Hz。量程有 1KHz， 1MHz 兩檔，用 LED 燈指示。且讀數(shù)大于 9999時(shí)，頻率計(jì)處于超量程狀態(tài)，發(fā)出溢出指示，下次量程，量程自動(dòng)增大一檔。讀數(shù)小時(shí)，頻率計(jì)處于前量程狀態(tài)，下次測(cè)量，量程 自動(dòng)減小一檔。然后鎖存防止閃爍顯示，最后由譯碼掃描顯示電路輸出到數(shù)碼管進(jìn)行顯示輸出。并且下載后能夠進(jìn)行仿真頻率的計(jì)數(shù)和靜態(tài)顯示。通過(guò)這次的設(shè)計(jì)能夠更清楚的理解 VHDL程序的描述語(yǔ)言，進(jìn)行簡(jiǎn)單程序的編寫(xiě)和仿真。 關(guān)鍵詞： EDA 技術(shù)、 頻率、四位十進(jìn)制、仿真、鎖存顯示 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說(shuō)明書(shū) III 正文 （ 1）設(shè)計(jì) 4 位十進(jìn)制頻率計(jì)，學(xué)習(xí)較復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)方法； （ 2）用 VHDL 硬件描述語(yǔ)言進(jìn)行模塊電路的設(shè)計(jì)； （ 3）掌握較 為復(fù)雜的原理圖層次化設(shè)計(jì)，熟悉詳細(xì)的設(shè)計(jì)流程。 根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1S 的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)； 1S 計(jì)數(shù)結(jié)束后，計(jì)數(shù)值被鎖入鎖存器，計(jì)數(shù)器清零，為下一測(cè)評(píng)計(jì)數(shù)周期做好準(zhǔn)備。測(cè)頻控制信號(hào)可以由一個(gè)獨(dú)立的發(fā)生器來(lái)產(chǎn)生。 FTCTRL 的計(jì)數(shù)使能信號(hào) CNT_EN 能產(chǎn)生一個(gè) 1S 脈寬的周期信號(hào)，并對(duì)頻率計(jì)中的 4 位計(jì)數(shù)器 couter4D 的 ENABL 使能端進(jìn)行同步控制。當(dāng) CNT_EN 高電平時(shí)允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。在 停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào) LOAD 的上升沿將計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值鎖進(jìn)鎖存器 REG4D 中，并由外部的十進(jìn)制 7 段譯碼器譯出，顯示計(jì)數(shù)值。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)后，必須有一清零信號(hào) RST_CNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒的技術(shù)操作做準(zhǔn)備。 模塊劃分 四位十進(jìn)制頻率計(jì) 測(cè)頻控 制電路 四位計(jì)數(shù)器 四位鎖存器 十進(jìn)制加法計(jì)數(shù)器 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說(shuō)明書(shū) IV 設(shè)計(jì)一個(gè)四位十進(jìn)制頻率計(jì)，首先需要一個(gè)測(cè)頻控制電路來(lái)產(chǎn)生一個(gè)脈寬為1S 的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；然后需要一個(gè) 4 位計(jì)數(shù)器進(jìn)行計(jì)數(shù)，由 于我們?cè)O(shè)計(jì)的是四位的十進(jìn)制的頻率計(jì)，所以還需要用 4 個(gè)十進(jìn)制的加法計(jì)數(shù)器來(lái)構(gòu)成所需要的計(jì)數(shù)器；在技計(jì)數(shù)完成之后還需要一個(gè)鎖存器將計(jì)數(shù)值進(jìn)行鎖存，從而使顯示的數(shù)值穩(wěn)定。 四位計(jì)數(shù)器設(shè)計(jì) （ 1）輸入完整的 VHDL 語(yǔ)言描述，具體描述如下。 LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC。 RST : IN STD_LOGIC。 ENA : IN STD_LOGIC。 OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT : OUT STD_LOGIC )。 END CNT4B。 ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN P_REG: PRO
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