基于fpga的多功能時(shí)鐘設(shè)計(jì)(已修改)
2025-06-19 08:13 本頁面
【正文】 基 于 FPGA 的 多功能時(shí)鐘 設(shè)計(jì) 報(bào)告 專業(yè)：空間信息與數(shù)字技術(shù) 班級(jí)： 學(xué)號(hào) ： 姓名 ： 通 信 工 程 學(xué) 院 2021 年 11 月 1 目錄 摘要 ................................................................................3 設(shè)計(jì)內(nèi)容及要求 ………………………………………………………… ..3 設(shè)計(jì)（代碼）分析 ……………………………………………………… .4 實(shí)驗(yàn)過程及步驟 …………………………………………… .................5 實(shí)驗(yàn)結(jié)果的測(cè)試及仿真 ………………………………………………… 13 實(shí)驗(yàn)總結(jié)與感想 …………………………………………………… ……… 16 參考文 2 獻(xiàn) …………………………………………………………………… ..17 附錄（原代碼） ………………………………………… .17 1 摘要 在學(xué)習(xí)了專用集成電路和 verilog 語言及數(shù)電的相關(guān)知識(shí)后，運(yùn)用所學(xué)知識(shí)及查閱資料完成對(duì)多功能時(shí)鐘的設(shè)計(jì)，以鞏固以前所學(xué)知識(shí)，提高解決和分析問題的能力以及掌握稍復(fù)雜邏輯電路的設(shè)計(jì)方法；深刻理解 verilog 語言的思路，并進(jìn)一步掌握操作 BASYS2 板的使用；掌握計(jì)數(shù)器的設(shè)計(jì)方法，模塊之間的協(xié)調(diào)方式，了解電路設(shè)計(jì)層次。 2 設(shè)計(jì)內(nèi)容及要求 多功能時(shí)鐘設(shè)計(jì)分為基本電路部分和拓展功能部分和特色部分。 ? 基本電路部分 ? 以數(shù)字形式顯示時(shí)、分、秒的時(shí)間；（要求可切換顯示） ? 小時(shí)計(jì)數(shù)器為同步 24 進(jìn)制；（同步計(jì)數(shù)器） 3 ? 可精確手動(dòng)校時(shí)，包括小時(shí)，分鐘，秒；設(shè)有按鈕，每按一次相應(yīng)按鈕可使對(duì)應(yīng)的時(shí)間循環(huán)改變，以校時(shí)用 手動(dòng)校時(shí)時(shí)，長(zhǎng)按按鈕可加速校時(shí)速度 。 ? 拓展部分 ? 可設(shè)定 24 小時(shí)任意時(shí)刻鬧鐘（精確到秒），設(shè)定按鈕與校時(shí)按鈕共用。 設(shè)有鬧鐘開關(guān)鍵 ? 整點(diǎn)報(bào)時(shí) 59分 51秒 59分 53秒 59分 55秒 59分 57秒 led[7： 4]流水燈式依次點(diǎn)亮以模仿電臺(tái)播音 （頻率為 1HZ） 59分 59秒時(shí) led燈 led[3]點(diǎn)亮 頻率為 10HZ ? 特色部分 stopwatch 可儲(chǔ)存記憶 10 組 59 分 59 秒 99 內(nèi)時(shí)間數(shù)據(jù)的秒表。 可顯示記錄的數(shù)據(jù)個(gè)數(shù)和對(duì)應(yīng)順序 精確到 1/100 秒 設(shè)有 swo(秒表模式開啟鍵 ) ———— K3 swp(暫停鍵 ) ———————— L3 scrl(數(shù)據(jù)控制鍵 )—————— B4 Ncr(清零復(fù)位鍵 )—————— A7 counter(記錄數(shù)據(jù)鍵 )———— M4 (數(shù)據(jù)加鍵 ) ———————— C11 + (數(shù)據(jù)減鍵 )———————— G12 4 Switch (顯示切換鍵 )P11 3 代碼分析 top_clock 總共分為頂層和底層 ? 頂層 計(jì)時(shí)部分：調(diào)用底層模塊 10 位計(jì)數(shù)器 6 位計(jì)數(shù)器 3 位計(jì)器 4*6=24 位寄存器 t[23:0] Cnt[3:0] second0 t[7:4] second1 Cnt[11:8] minute0 t[15:12] minute1 Cnt[19:16] hour0 t[23:20] hour1 校時(shí)部分：設(shè)計(jì)為信號(hào)選擇器 ad=1 時(shí)為計(jì)時(shí)模式，信號(hào)為校時(shí)信號(hào) ad =0 時(shí) 為正常計(jì)時(shí)模式 數(shù)據(jù)顯示部分： 設(shè)有切換 switch 端 數(shù)碼管掃描自動(dòng)掃描 1KHZ 4*8=32 位寄存器 Temp[31:0] 分為校時(shí)模式顯示 ad=1 set=0 swo=0 t 鬧鐘設(shè)置模式顯示 ad=0 set=1 swo=0 t1 秒表計(jì)時(shí)模式顯示 ad=0 set=0 swo=1 t2 正常走時(shí)模式顯示 其余 t ? 底層部分 計(jì)數(shù)器 5 // (0~9) module counter10(en,ncr,clk,q)。 input en,ncr,clk。 output [3:0] q。 reg [3:0] q。 always@(posedge clk ) begin if(ncr) q=439。d0。//ncr=0 時(shí)，異步清零 else if(~en) q=q。// EN=0，暫停計(jì)數(shù) else if (q==439。b1001) q=439。b0000。 else q=q+1。//計(jì)數(shù)器加 1 end endmodule 鬧鐘設(shè)定模塊 t1 代碼見附錄 仿電臺(tái)報(bào)時(shí) 代碼見附錄 秒表 t2 代碼見附錄 6 4 實(shí)驗(yàn)內(nèi)容及步驟 （ 1） 創(chuàng)建工程 命名為 top_clock 7 （ 2） 選擇 BASYS2 型號(hào) 并完成創(chuàng)建 8 （ 3）新建 verilogmodule 文件 命名為 top （ 3） 添加完整代碼 完整代碼見附錄 9 （ 4） 檢查語法直至通過 雙擊 Synthesize— XST (5) 創(chuàng)建時(shí)鐘信號(hào)約束 即 CLK (6) 創(chuàng)建管腳約束 雙擊 管腳設(shè)置為 10 管腳分布 a[0]a[3]?K14 F12 J12 M13 數(shù)碼管掃描信號(hào) adj[0]— adj[3]?G12 C11 M4 A7 校時(shí)及鬧鐘設(shè)定及秒表按鈕 led[0]led[7]?M5 M11 P7 P6 N5 N4 P4 G1 led 燈 segs[0]segs[6]?L14 H12 N14 N11 P12 L13 M12 數(shù)碼管 rcrl?F3 仿電臺(tái)播報(bào)開關(guān) 11 scrl?B4 秒表顯示切換開關(guān) bcrl?N3 鬧鈴開關(guān) set?E2 鬧鐘設(shè)定按鈕 ad?G3 校時(shí)按鈕 switch?P11 顯示切換按鈕 swo?K3 秒表開關(guān) swp?L3 秒表暫停開關(guān) CLK?B8 時(shí)鐘信號(hào) 50MHz (7) 邏輯綜合 (8) 下載到 BASYS2 板上 12 打開 bit 文件 下載到板子上 13 在板子上試驗(yàn) 1。正常走時(shí)模式 Switch=1 時(shí)顯示 分分：秒秒 Switch=0 時(shí)顯示 時(shí)時(shí)：分分 14 2。手動(dòng)校時(shí)模式 ad=1 set=0 swo=0 3，鬧鐘設(shè)定和開關(guān)模式 （ brcl） N3 鬧鈴 (led 燈 )開關(guān) 鬧鈴響時(shí) M11 M5 亮燈以10MHZ 閃爍 鬧鈴設(shè)定 ad=0 set=1 swo=0 設(shè)置方法和校時(shí)方法共用鍵（ A7 M4 C11 G12） 方法相同 15 4，秒表模式 ad=0 set=0 swo=1 (swp) 暫停鍵 低電平有效 A7 清零鍵 （包括數(shù)據(jù)清零） M4 記錄數(shù)據(jù)鍵 每按一次 記錄一個(gè)時(shí)間數(shù)據(jù)（ 59 分 59 秒 99以內(nèi)） 可記錄 10 組數(shù)據(jù) 并可顯示當(dāng)前數(shù)據(jù)的序號(hào) Switch=0
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