基于vhdl語言的交通信號燈設計-文庫吧
2024-10-27 20:03 本頁面
【正文】 )。 END COMPONENT。 COMPONENT JTD_CTRL IS 控制模塊的元件例化 PORT( CLK,CLR:IN STD_LOGIC。 AT,BT:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 M:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 S:OUT STD_LOGIC_VECTOR(2 DOWNTO 0) )。 END COMPONENT。 SIGNAL CLK:STD_LOGIC。 SIGNAL AT:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL BT:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL S:STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN U1:JTD_FQU PORT MAP( 名字關聯(lián)方式賦值 CLK1K=CLK1K, CLK=CLK )。 U2:JTD_TIME PORT MAP( CLR=CLR, AT=AT, BT=BT, CLK=CLK, M=M, S=S )。 U3:JTD_CTRL PORT MAP( M=M, S=S, CLK=CLK, CLR=CLR, AT=AT, BT=BT )。 U4:JTD_DIS PORT MAP( CLK1K=CLK1K, CLK=CLK, CLR=CLR, AT=AT, BT=BT, LED=LED, SEL=SEL, M=M )。 U5:JTD_LIGHT PORT MAP( CLR=CLR, S=S, ABL=ABL, M=M )。 END BEHAVE。 控制模塊 JTD_CTRL 的設計 控制的模塊根據(jù)外部輸入信號 M2~M0 和計時模塊 JTD_TIME 的輸入信號，產(chǎn)生系統(tǒng)的狀態(tài)機，控制其他部分協(xié)調(diào)工作?？刂颇K的源文件程序如下： LIBRARY IEEE。 USE 。 USE 。 ENTITY JTD_CTRL IS PORT( CLK,CLR:IN STD_LOGIC。 M:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 用 M 來表示系統(tǒng)的8 種工作狀態(tài) AT,BT:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 S:OUT STD_LOGIC_VECTOR(2 DOWNTO 0) )。 END JTD_CTRL。 ARCHITECTURE JTD_1 OF JTD_CTRL IS SIGNAL Q:STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN PROCESS(CLR,CLK,M,AT,BT) BEGIN IF CLR=39。139。THEN Q=000。 清 39。039。處理 ELSIF(CLK39。EVENT AND CLK=39。139。)THEN 時鐘上升沿信號一來， M控制系統(tǒng)的 8 種狀態(tài) IF M=000THEN Q=001。 END IF。 IF M=001THEN Q=011。 END IF。 IF M=010THEN Q=101。 END IF。 IF M=011THEN Q=111。 END IF。 IF M=100THEN IF(AT=X01)OR(BT=X01)THEN Q=Q+1。 ELSE Q=Q。
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