現(xiàn)代cmos工藝基本流程課件(ppt 79頁)-文庫吧
2025-01-09 13:18 本頁面
【正文】 N Well P Well 除去光刻膠 19 Silicon Substrate P+ Silicon Epi Layer P P Well N Well 退火 ? 退火 –在 600~1000℃ 的 H2環(huán)境中加熱 –修復離子注入造成的 Si表面晶體損傷 –注入雜質的電激活 –同時會造成雜質的進一步擴散 –快速加熱工藝 (RTP)可以減少雜質的擴散 20 Trench Oxide N Well P Well Cross Section ? 完成 N阱和 P阱 平面視圖 N阱與 P阱 21 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Sacrificial Oxide 犧牲氧化層生長 ? 犧牲氧化層生長 –厚度約 25nm –用來捕獲 Si表面的缺陷 22 Silicon Substrate P+ Silicon Epi Layer P P Well N Well 除去犧牲氧化層 ? 除去犧牲氧化層 – HF溶液濕法刻蝕 –剩下潔凈的 Si表面 23 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Gate Oxide 柵氧化層生長 ? 柵氧化層生長 –工藝中最關鍵的一步 –厚度 2~10nm –要求非常潔凈，厚度精確 (177。1197。) –用作晶體管的柵絕緣層 24 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Polysilicon 多晶硅淀積 ? 多晶硅淀積 –厚度 150~300nm –化學氣相淀積 (CVD) 25 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Photoresist Channel Length Polysilicon 光刻膠成形 ? 光刻膠成形 –工藝中最關鍵的圖形轉移步驟 –柵長的精確性是晶體管開關速度的首要決定因素 –使用最先進的曝光技術 ——深紫外光 (DUV) –光刻膠厚度比其他步驟薄 26 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Photoresist Channel Length 多晶硅刻蝕 ? 多晶硅刻蝕 –基于氟的反應離子刻蝕 (RIE) –必須精確的從光刻膠得到多晶硅的形狀 27 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Gate Oxide Poly Gate Electrode 除去光刻膠 28 Trench Oxide N Well P Well Cross Section Polysilicon 平面視圖 柵極 ? 完成柵極 29 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Gate Oxide Poly Gate Electrode Poly Reoxidation 多晶硅氧化 ? 多晶硅氧化 –在多晶硅表面生長薄氧化層 –用于緩沖隔離多晶硅和后續(xù)步驟形成的Si3N4 30 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Photoresist 光刻膠成形 ? 光刻膠成形 –用于控制 NMOS管的銜接注入 31 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Photoresist Arsenic () Ions N Tip NMOS管銜接注入 ? NMOS管銜接注入 –低能量、淺深度、低摻雜的砷離子注入 –銜接注入用于削弱柵區(qū)的熱載流子效應 32 Silicon Substrate P+ Silicon Epi Layer P P Well N Well N Tip 除去光刻膠 33 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Photoresist N Tip 光刻膠成形 ? 光刻膠成形 –用于控制 PMOS管的銜接注入 34 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Photoresist BF2 (+) Ions N Tip P Tip ? PMOS管銜接注入 –低能量、淺深度、低摻雜的 BF2+離子注入 –銜接注入用于削弱柵區(qū)的熱載流子效應 PMOS管銜接注入 35 Silicon Substrate P+ Silicon Epi Layer P P Well N Well N Tip P Tip 除去光刻膠 36 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Silicon Nitride Thinner Here Thicker Here N Tip P Tip P Tip Si3N4淀積 ? Si3N4淀積 –厚度 120～ 180nm – CVD 37 Silicon Substrate P+ Silicon Epi Layer P P Well N Well Spacer S
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