【正文】 的約束條件為（B）。A. R+S=0　 B. RS=0　C. R+S=１　=１一個8選一數(shù)據(jù)選擇器的地址輸入端有（C）個。 要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)為（D）。A．JK=00 B. JK=01 C. JK=10 D. JK=11 用8個觸發(fā)器可以記憶（D）種不同狀態(tài)． A．8　　B．16　　　C．128　　　D．256多諧振蕩器可以產(chǎn)生下列哪種波形(B) 輸出在每個時鐘周期翻轉(zhuǎn)一次的觸發(fā)器是（A）。A. T′ 觸發(fā)器 B. T觸發(fā)器 C. D觸發(fā)器 D. JK觸發(fā)器對于CMOS的與非門，若其一個輸入端不用時，最好應(yīng)該如何處理？（C）A. 接地 B. 懸空 C. 通過電阻接電源 D. 以上都可1當(dāng)TTL與非門的輸入端懸空時相當(dāng)于輸入為(B) 1在下列電路中,只有(C)屬于組合邏輯電路.A. 觸發(fā)器 B. 計數(shù)器 .1 數(shù)碼管的每個顯示線段是由(B)構(gòu)成的. .1邏輯函數(shù)F=A⊕B和G=A⊙B滿足關(guān)系（A）。A. F=G180。 B. F=G180。+1 C. F180。=G180。 D. F=G 1邏輯函數(shù)F(A,B,C)=∑m(1,2,3,6)。G(A,B,C)= ∑m(0,2,3,4,5,7)則F和G相“與”的結(jié)果是（A）。A．m2+m3 B． 1 C． A180。+B D． A+B1某移位寄存器的時鐘脈沖頻率為100KHZ，欲將存放在該寄存器中的數(shù)左移4位，完成該操作需要（B）時間。 1將D觸發(fā)器改造成T觸發(fā)器，圖1所示電路中的虛線框內(nèi)應(yīng)是（D）。 A. 或非門 B. 與非門 C. 異或門 D. 同或門1只有當(dāng)決定一件事的幾個條件全部不具備時，這件事才不會發(fā)生，這種邏輯關(guān)系為( C )。 1與函數(shù)相等的表達式為（C）。A． B． C． D．TTL與非門多余端的處理,不能將它們(D)。 2為實現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使（A）。A. J=D，K=D180。 B. K=D，J=D180。 C. J=K=D D. J=K=D180。2同步時序電路和異步時序電路的差異在于后者(B) 2四位移位寄存器的現(xiàn)態(tài)為0111，經(jīng)右移一位后其次態(tài)為（A）。 2為把50HZ正弦波變換成周期性矩形波,應(yīng)選用(A)。A. 施密特觸發(fā)器 C. 多諧振蕩器 2若邏輯功能是“有0出0，全1出1”，則為（A）邏輯。A、與。 B、或非。 C、異或。 D、同或。2（25）10=（B）8421。A、0010 1000 B、0010 0101 C、0101 1000 D、110012CMOS與門（與非門）多余端的最佳處理方法是（B）。A、接地。 B、接電源。 C、懸空。 D、接到使用端。2若需寄存4位二進制數(shù)，則需（C）個觸發(fā)器。A、一。 B、二。 C、四。 D、八。2由3個非門接成的環(huán)形振蕩電路的周期是（C）（每個門電路的延遲時間都是tpd）。A、。 B、3tpd。 C、6tpd。 D、9tpd。（D）是8421碼的偽碼。A、0111． B、0001。 C、1001。 D、1010。3下列電路中，（D）屬于時序邏輯電路。A、數(shù)據(jù)選擇器。 B、譯碼器。 C、全加器。 D、寄存器。3若JK觸發(fā)器的JK=（A）時，其輸出狀態(tài)將保持不變。A、00 B、01 C、10 D、113TTL與門的輸入端懸空時相當(dāng)于輸入為（A）。A、邏輯1 B、邏輯0 C、 D、不確定3（c）又叫做多路（轉(zhuǎn)換）開關(guān)。（a）譯碼器,（b）編碼器,（c）數(shù)據(jù)選擇器,（d）寄存器3下面哪種轉(zhuǎn)換器屬于D/A轉(zhuǎn)換器（d）。（a）并聯(lián)比較型 ,（b）逐次漸進型, （c）雙積分型 ,（d）倒T型3若兩個邏輯式相等，則它們的對偶式（d）。（a）不一定相等,（b）都等于1,（c）都等于0,（d）一定相等3n位逐次漸近型A/D轉(zhuǎn)換器完成一次轉(zhuǎn)換需要（c）個CLK周期。（a）n,（b）n+1,（c）n+2,（d）n+33三態(tài)門電路的輸出可以為高電平、低電平及（c）。（a）0,（b）1,（c）高阻態(tài),（d）不定態(tài)3隨著計數(shù)脈沖的不斷輸入而作遞減計數(shù)的計數(shù)器是（b）。（a）加法計數(shù)器,（b）減法計數(shù)器,（c）可逆計數(shù)器,（d）寄存器Y已知某二變量輸入邏輯門的輸入 A、B及輸出Y的波形如下，試判斷其為何種邏輯門的功能。（C）（A）與非門；（B）或非門；（C）與門；（D）異或門。4十六路數(shù)據(jù)選擇器應(yīng)有(B)選擇控制端。（A）2； （B）4； （C）6 ； （D）8。4如右圖真值表，B、C為輸入變量，則輸入與輸出變量是（A）。BCF001101010110（A）異或門；（B）同或門；（C）或非門。4如右圖電路所示，其邏輯功能是（C）。（A）計數(shù)器；（B）右移移位寄存器；（C）左移移位寄存器。4有一計數(shù)器，其狀態(tài)轉(zhuǎn)換圖如下所示，則該計數(shù)器（A）。（A）能自啟動；（B）不能自啟動；（C）不好判斷。4有門電路如右圖所示，則其輸出Z的邏輯表達式為（C）。 （A）Z=（AB）＇； （B）Z=（A+B）＇； （C）Z=0。4下列所示觸發(fā)器中屬上降沿觸發(fā)的是（B）。 （A） （B） （C）4在邏輯代數(shù)式F=A⊕B中，若B=0，則F=（B）。 （A）F=A ；（B）F=A＇；（C）F=0。4下列所示觸發(fā)器中屬下降沿觸發(fā)的是（B）。 （A） （B） （C）4如右圖所示電路其輸出F=（C）。 （A） （AB）＇+（CD）＇； （B） （A+B）（C+D）； （C） （AB+CD）＇。50、在A/D轉(zhuǎn)換過程中，應(yīng)包含的步驟是（A）。 （A）采樣、保持、量化、編碼； （B）保持、量化、編碼、譯碼；（C）采樣、保持、量化、譯碼?！　?n個變量可以構(gòu)成（C）個最小項 A、n　B、2n　C、2n　　D、2n＋１5標(biāo)準(zhǔn)與或式是由（D）構(gòu)成的邏輯表達式A、最大項之和　 B、最小項之積　C、最大項之積　 D、最小項之和5邏輯函數(shù)F(A,B,C)=∑m(1,2,3,6)。G(A,B,C)= ∑m(0,2,3,4,5,7)則F和G相“與”的結(jié)果是（A）。A、m2+m3 B、1 C、 D、A+B 5下列電路中屬于組合邏輯電路的