數(shù)字邏輯實驗指導(dǎo)書-文庫吧
2025-07-21 07:29 本頁面
【正文】 WHEN 001 = y = 00000010。 WHEN 010 = y = 00000100。 WHEN 011 = y = 00001000。 WHEN 100 = y = 00010000。 WHEN 101 = y = 00100000。 WHEN 110 = y = 01000000。 WHEN 111 = y = 10000000。 WHEN OTHERS = y = 00000000。 END CASE。 END PROCESS。END rtl。3） 代碼輸入完成確認無誤后，選擇菜單Processing/Analyze Current File或點擊編輯窗口中工具欄圖標(biāo)，進行HDL代碼語法分析。4） 語法分析無誤后，選擇Processing/Start/Start Analysis amp。 Synthesis，或者按下快捷鍵Ctrl+K，或者點擊工具欄圖標(biāo)，進行HDL文件的分析和綜合。5） 分析和綜合完成后就可以對工程進行管腳分配?？梢岳?Quartus Prime 中Pin Planner進行可視化的管腳分配。點擊上方工具條中的Pin Planner圖標(biāo)，或者選擇菜單欄中的AssignmentsPin Planner。此時應(yīng)看到如下界面在界面下方的窗口中的輸入輸出信號后，輸入對應(yīng)的 FPGA 管腳標(biāo)號（或?qū)⑿盘柾献У缴戏降?Package 圖中對應(yīng)的管腳上），并指定 I/O輸入輸出標(biāo)準(zhǔn)。（遠程云端硬件實驗平臺I/ 2mA）。管腳設(shè)置完成后如圖，關(guān)閉Pin Planner即完成管腳分配6） 管腳約束完成后，就可以指定下載所需文件的類型。，該文件的生成需要在工程中設(shè)定后才可由Quartus Prime軟件自動產(chǎn)生。具體方法如下，首先點擊菜單欄中的AssignmentsDevice，選擇Device and Pin Options。然后選擇Programming Files，在右側(cè)對話框中勾選Raw Binary File(.rbf)，點擊OK確認。7） 點擊菜單欄中的ProcessingStart Compilation或者圖標(biāo)欄中的完成整個工程的編譯。8） 如果將文件下載到本地開發(fā)板，則點擊菜單欄中ToolsProgrammer或者圖標(biāo)欄的Programmer，進入硬件編程管理界面。將Altera USB Blaster的USB端連接電腦，JTAG端連接開發(fā)板JTAG口，打開開發(fā)板電源。將Hardware Setup選擇成USBBlaster，Mode選擇成JTAG。點擊 Start， FPGA 中，本工程完成。五、實驗報告進一步熟悉和理解Quartus Prime軟件的使用方法和工程實現(xiàn)的流程。仿照38譯碼器實現(xiàn)數(shù)字電路中最基本的與門、或門、非門及比較器、多路選擇器等基本邏輯電路的VHDL代碼。 實驗二 4選1多路選擇器設(shè)計一、 實驗?zāi)康?了解多路選擇器設(shè)計的原理。 進一步熟悉Quartus Prime軟件的使用方法和VHDL輸入的全過程。 進一步掌握實驗系統(tǒng)的使用。二、 實驗原理多路選擇器是數(shù)字系統(tǒng)設(shè)計中經(jīng)常使用的模塊，其特點是在選擇信號控制下，輸出端與確定的數(shù)據(jù)通道聯(lián)通，并隨數(shù)據(jù)通道的信號變化而變化。在本實驗中，我們將實現(xiàn)一個4選1多路選擇器，因此將有一個2位的選擇信號，4個數(shù)據(jù)輸入信號和1個數(shù)據(jù)輸出信號。三、 實驗內(nèi)容本實驗要求通過VHDL實現(xiàn)一個4選1多路選擇器。通過選擇信號sel[1..0]實現(xiàn)數(shù)據(jù)輸出通路dataout在不同的數(shù)據(jù)輸入通路datain0—datain3之間切換，并觀察輸出信號隨輸入信號的變化而變化。實驗中信號與管腳連接如下表信號名稱FPGA I/O名稱功能說明sel[0]Pin_P9通路選擇信號sel[1]Pin_R9datain0Pin_T9數(shù)據(jù)輸入通路datain1Pin_N8datain2Pin_P8datain3Pin_R8dataoutPin_A3數(shù)據(jù)輸出通路四、 實驗步驟 打開Quartus Prime軟件，新建一個工程。 建完工程之后，再新建一個VHDL空白源文件。 按照實驗原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，讀者可參照光盤中提供的示例程序。 編寫完VHDL程序后，保存。 對自己編寫的VHDL程序進行編譯并仿真，對程序的錯誤進行修改。 編譯仿真無誤后，依照撥動開關(guān)、LED與FPGA的管腳連接表進行管腳分配，然后進行綜合和實現(xiàn)。 用下載電纜通過JTAG口將對應(yīng)的sof文件加載到FPGA中。觀察實驗結(jié)果是否與自己的編程思想一致。五、 實驗報告 繪出仿真波形，并作說明。 進一步熟悉Quartus Prime軟件 嘗試編寫VHDL程序，實現(xiàn)多路分配器功能。 將實驗原理、設(shè)計過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果記錄下來。 實驗三 異步清零和同步使能加法計數(shù)器設(shè)計一、 實驗?zāi)康?了解二進制計數(shù)器的工作原理。 進一步熟悉Quartus Prime軟件的使用方法和VHDL輸入。 理解時鐘在時序邏輯電路中的作用。二、 實驗原理二進制計數(shù)器是應(yīng)用最多、功能最全的計數(shù)器之一，含異步清零和同步使能的加法計數(shù)器的具體工作過程如下：在時鐘上升沿的情況下，檢測使能端是否允許計數(shù)，如果允許計數(shù)（定義使能端高電平有效）則開始計數(shù)，否則一直檢測使能端信號。在計數(shù)過程中檢測異步復(fù)位信號是否有效（低電平有效），當(dāng)復(fù)位信號起作用時，計數(shù)值立即清零，繼續(xù)進行檢測和計數(shù)。其工作時序如圖所示：三、 實驗內(nèi)容本實驗要求完成的任務(wù)是在時鐘信號的作用下，通過使能信號和異步復(fù)位信號來完成加法計數(shù)器的計數(shù)。當(dāng)使能信號有效時，計數(shù)器從0開始計數(shù)，最大計數(shù)到9后返回到0重新開始計數(shù)；當(dāng)異步復(fù)位信號有效時，計數(shù)器立即清零，直到
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