sdram接口學(xué)習(xí)-文庫吧
2025-07-10 19:17 本頁面
【正文】 部結(jié)構(gòu) 內(nèi)存尋址 步驟以及相關(guān)引腳： PBANK(CS)LBANK（ BA)行（ RAS、 An、 WE)列（ CAS、 An、 WE） part4SDRAM內(nèi)部操作與工作時序 part4SDRAM內(nèi)部操作與工作時序 ? 芯片工作順序 ：初始化 行有效 列讀寫 ? 內(nèi)存初始化 ： 模式寄存器設(shè)置（ MRS， Mode Register Set）內(nèi)存控制器（北橋芯片）在 BIOS的控制下進(jìn)行，寄存器的信息由地址線來提供 。 part4SDRAM內(nèi)部操作與工作時序 ? 行有效 ： CS/BAn/RAS信號同時發(fā)出 part4SDRAM內(nèi)部操作與工作時序 列讀寫 ： CAS與 WE同時發(fā)出。 在 SDRAM中，行地址與列地址是共用的（地址復(fù)用），以CAS區(qū)分行列尋址（注：列尋址時， A10用作預(yù)充電命令） part4SDRAM內(nèi)部操作與工作時序 讀寫命令表 (除自刷新 Self Refresh)命令外，所有命令都是默認(rèn) CKE有效） part4SDRAM內(nèi)部操作與工作時序 ? 行選通： 在發(fā)送列讀寫命令時，與行有效命令有一個間隔，這個間隔定義為 tRCD（ RAS to CAS Delay, RAS至CAS延遲）。這是根據(jù)芯片存儲陣列電子元件響應(yīng)時間（從一種狀態(tài)到另一種狀態(tài)變化的過程）制定。廣義的tRCD以時鐘周期（ tCK， Clock Time）數(shù)為單位 part4SDRAM內(nèi)部操作與工作時序 讀操作 : 列地址確定后，存儲單元確定 CL:CAS Latency， CAS 潛伏期。從 CAS 與讀取命令發(fā)出到第一筆數(shù)據(jù)輸出時間間隔 CL 只在讀取時出現(xiàn)，所以 CL 又被稱為讀取潛伏期（ RL， Read Latency）。單位為時鐘周期數(shù) part4SDRAM內(nèi)部操作與工作時序 T0T1(根據(jù)芯片不同， =一個 TCK)：假設(shè)芯片位寬為 n 個bit，列數(shù)為 c，那么一個列地址需選通 n 個存儲體。但存儲體中晶體管反應(yīng)時間造成數(shù)據(jù)延后觸發(fā)。這個時間結(jié)束時，數(shù)據(jù)被觸發(fā)，傳向 SAMP T1T2(=一個 TCK):存儲單元中電容容量很小， SAMP( sense amplifier)要對其電壓比較以進(jìn)行邏輯電平的判斷，然后在做放大 /驅(qū)動 tAC： Access Time from CLK，時鐘觸發(fā)后的訪問時間（即T1T2） SAMP:在讀取時保持?jǐn)?shù)據(jù)邏輯狀態(tài)， Cache的作用，再次讀取時由它直接發(fā)送，不進(jìn)行新的尋址輸出 數(shù)據(jù)重寫 ：邏輯狀態(tài)為 1的電容在讀取操作后，會因放電而
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