【正文】 藝， SRAM 編程技術，其成本更低、容量更高、速度更快。它和高性能的 Stratix II 系列的 FPGA 是目前 Altera 公司主流產品。 我的簡 單運算器主要是用 VHDL 語言編寫，以 Cyclone 器件為依托，并下載到 Altera 仿真工具箱 CycloneEP1C6Q240C8 驗證功能成功，能夠初步完成簡單運算器的雛形。 隨著大規(guī)模集成電路技術和計算機技術的高速發(fā)展，在涉及通信、國防、工業(yè)自動化、計算機設計與應用、儀器儀表等領域的電子系統(tǒng)設計工作中，FPGA 技術的含量正以驚人的速度提升。電子類的新技術項目的開發(fā)也更多地依賴于 FPGA 技術的應用，特別是隨著 HDL等硬件描述語言綜合功能和性能的提高，計算機中許多重要的元件（包括 CPU）都用硬件描述語言來設計 和表達，許多微機 CPU、硬核嵌入式系統(tǒng)（如 ARM、 MIPS）、軟核嵌入式系統(tǒng)（如NiosII）、大型 CPU，乃至整個計算機系統(tǒng)都用 FPGA 來實現，即所謂的單片系統(tǒng) SOC 或 SOPC(System On a Chip、 System On a Programmerable Chip)。計算機和 CPU 的設計技術及其實現途徑進入了一個全新的時代！不但如此，傳統(tǒng)的CPU結構模式，如馮諾依曼結構和哈佛結構正在接受巨大的挑戰(zhàn)。 例如美國 Win Systems 公司推出一款令人驚嘆的服務器，其核心部分是數字邏輯課程設計報告 6 由 FPGA 完成的超強功能 CPU。該系統(tǒng)工作能力超過 50 臺 DELL 或 IBM 計算機，或 SUN Microsystems 公司的服務器。該服務器的處理速度要比傳統(tǒng)服務器快 50 到 300 倍。我們知道，傳統(tǒng)的 PC 機及服務器通常采用諸如 Intel 公司的奔騰處理器或 SUN 公司的 SPARC 芯片作為中央處理單元，而 Win Systems 的這款產品卻沒有采用微處理器，而是由 FPGA 芯片驅動。 FPGA 芯片的運行速度雖比奔騰處理器慢，但可并行處理多項任務，而微處理器一次僅能處理一項任務。因此， Win Systems 的服務器只需配置 幾個價格僅為 2020 多美元的FPGA 芯片，便可擊敗 SUN 公司的服務器或采用 Intel 處理器的計算機。 50 多年前，匈牙利數學家馮諾依曼提出了計算機的設計構想：通過中央處理器從儲存器中存取數據，并逐一處理各項任務。然而現在，卻采用 FPGA 取代傳統(tǒng)微處理器獲得了更高的性能，致使美國 Xilinx 公司的首席執(zhí)行官 Willem Roelandts 認為： “由馮諾依曼提出的電腦架構已經走到盡頭 ”， “可編程芯片將掀起下一輪應用高潮 ”。 FPGA 芯片操作靈活，可以重復擦寫無限次，而微處理器均采用固定電路，只能進行一次性設計。 設計人員可通過改變 FPGA 中晶體管的開關狀態(tài)對電路進行重寫，即重配置，從而盡管 FPGA 芯片的時鐘頻率要低于奔騰處理器，但是由于 FPGA 芯片可并行處理各種不同的運算，所以可以完成許多復雜的任務。正如 Willem Roelandts 所說的， “我們認為下一代超級電腦將基于可編程邏輯器件 ”，他聲稱，這種機器的功能比目前最大的超級電腦還要強大許多倍。 EDA專家 William Carter 認為，只要 EDA 開發(fā)工具的功能允許，將有無數的證據證明 FPGA 具有這種神奇的能力，進而實現基于 FPGA 的超級電腦的開發(fā)。 此外，美 國加州大學伯克利分校和楊百翰大學的研究人員也正在設計基于FPGA 的電腦，這些電腦可在運行中實現動態(tài)重配置。這對定位危險目標等軍事應用和面容識別之類的計算密集型安全應用十分有用。由此看來，在計算機應用領域和計算機系統(tǒng)設計領域中， EDA 技術和 FPGA 的應用方興未艾！ 硬件描述語言 HDL(Hardware Description Language)是 EDA 技術的另一重要組成部分，常見的 HDL 有： VHDL、 Verilog HDL、 System Verilog 和 SystemC。其中 VHDL、 Verilog 在現在 EDA 設計中使用最多，也得到幾乎所有的主流EDA 工具的支持。而后兩種 HDL 語言尚處于完善過程中。 VHDL 語言具有很強的電路描述和建模能力，能從多個層次對數字系統(tǒng)進數字邏輯課程設計報告 7 行建模和描述，從而大大簡化了硬件設計任務，提高了設計效率和可靠性。 VHDL 具有與具體硬件電路無關和與設計平臺無關的特性，并且具有良好的電路行為描述和系統(tǒng)描述能力，在語言易讀性和層次化結構設計方面表現了強大的生命力和應用潛力。因此， VHDL 支持各種模式的設計方法：自頂向下與自底向上或混合方法，在面 對當今許多電子產品生命周期縮短，需要多次重新設計以融入 最新技術、改變工藝等方面， VHDL都表現了良好的適應性。 第一章 系統(tǒng) 原理 系統(tǒng)功能 該系統(tǒng)是基于 FPGA 設計的簡單運算器，可以實現簡單的 7 到 +7范圍內的加、減、與、以及異或四則運算。將設計好的系統(tǒng)電路圖數字邏輯課程設計報告 8 與硬件實驗板相連接，進行運算驗證。該實驗板由一個 8 按鍵電路和一個 32 位 LCD 顯示器組成，通過相應的按鍵輸入把運算結果顯示在 LCD 顯示器上。 系統(tǒng)原理圖 電路設計原理 該運算器電路由按鍵輸入、控制、修正、顯示和運算五大模塊組成，來實現加、減、與、異或運算功能。首先按鍵模塊用于輸入兩個數和運算符，通過控制模塊傳送到運算器模塊進行運算，再連接到修正模塊，通過修正模塊對“溢出”的數值進行修正，最后顯示模塊功能實現把運算過程反應到 LCD 顯示器上。 V C Crs t I N P U TV C Cc lk I N P U TV C Ck ey a I N P U TV C Ck ey b I N P U TV C Ck ad d I N P U TV C Ck s ub I N P U TV C Ck an d I N P U TV C Ck s or I N P U TV C Ck equ I N P U Trs O U T P U Trw O U T P U Tenx O U T P U Td[ 7. . 0] O U T P U TR ST NC LKCPC PTC PM U XSAD D [ 1. . 0]SSU B[ 1. . 0]SAN D [ 1. . 0]SX OR [ 1. . 0]C P3ins tR ST NC LKKE Y AKE Y BKA D DKS U BKA N DKX ORKE QUENY SF [ 1. . 0]A[ 3. . 0]B[ 3. . 0]C [ 3. . 0]D [ 3. . 0]X SY SF [ 7. . 0]X A[ 7. . 0]X B[ 7. . 0]KEYins t 3d a t a 3 x [ 1 . . 0 ]d a t a 2 x [ 1 . . 0 ]d a t a 1 x [ 1 . . 0 ]d a t a 0 x [ 1 . . 0 ]c l o c ks e l [ 1 . . 0 ]r e s u l t [ 1 . . 0 ]M U X 4 2ins t 4r s t ncpc p ts [ 1 . . 0 ]x [ 3 . . 0 ]o v e rc o u tt [ 3 . . 0 ]b [ 3 . . 0 ]c [ 3 . . 0 ]d [ 3 . . 0 ]T U 1ins t 6C LKR 0[ 7. . 0]R 1[ 3. . 0]R 2[ 3. . 0]R 3[ 7. . 0]R 4[ 7. . 0]R 5[ 7. . 0]RSRWENC LK _O U TD [ 7. . 0]X I AN SH Iins t 7R ST NS[ 1. . 0]C LKOVERC OU TT [ 3. . 0]F H [ 7. . 0]SH [ 3. . 0]SL [ 3. . 0]X Z J Gins t 8A N D 2ins t 13A N D 2ins t 14A N D 2ins t 15A N D 2ins t 16d a t a 3 x [ 3 . . 0 ]d a t a 2 x [ 3 . . 0 ]d a t a 1 x [ 3 . . 0 ]d a t a 0 x [ 3 . . 0 ]c l o c ks e l [ 1 . . 0 ]r e s u l t [ 3 . . 0 ]M U X 4 4ins t 5t a[ 7. . 0]t [ 3. . 0]x s y s f [ 7. . 0]en2145en2en1c lkrs ts [ 1. . 0]45t [ 3. . 0]rs tt b[ 7. . 0]x s y s f [ 7. . 0]t a[ 7. . 0]t b[ 7. . 0]enc lks [ 1. . 0]數字邏輯課程設計報告 9 第二章系統(tǒng)組成 按鍵模塊 按鍵模塊 VHDL 程序 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY KEY IS PORT(EN:OUT STD_LOGIC。 YSF:OUT STD_LOGIC_VECTOR(1 DOWNTO 0)。 RSTN,CLK:IN STD_LOGIC。 KEYA,KEYB:IN STD_LOGIC。 KADD,KSUB,KAND,KXOR,KEQU:IN STD_LOGIC。 A,B,C,D:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 XSYSF:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 XA,XB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END KEY。 ARCHITECTURE ARCH OF KEY IS SIGNAL TKADD,TKSUB,TKAND,TKXOR,TKEQU :STD_LOGIC。 SIGNAL TA,TB:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN 保存 A PROCESS (KEYA,RSTN) BEGIN IF RSTN=39。039。 THEN TA=0000。 ELSIF (KEYA39。EVENT AND KEYA=39。139。)THEN 數字邏輯課程設計報告 10 TA=TA+1。 END IF。 END PROCESS。 保存 B PROCESS (KEYB,RSTN) BEGIN IF RSTN=39。039。 THEN TB=0000。 ELSIF(KEYB39。EVENT AND KEYB=39。139。)THEN TB=TB+1。 END IF。 END PROCESS。 獲取信號 PROCESS(RSTN,