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數(shù)字邏輯課程設計---基于fpga的簡單運算器-wenkub.com

2024-11-06 01:30 本頁面
   

【正文】 數(shù)字邏輯課程設計報告 35 參考文獻 [1] 數(shù)字邏輯(第四版)歐陽清明于俊清華中科技大學出版社。 數(shù)字邏輯課程設計報告 33 圖 33 運算器引腳設置 配置文件下載 連上實驗板并安裝好驅(qū)動,在 設置編程器選擇 HardWare Setup 里的 USBByteBlasterMV,按下 Start 下載到試驗箱 并進行按鍵測試。 7. 畫頂層電路 點 打開下圖,展開 Project,選擇一個符號名稱,放到原理圖文件中。 數(shù)字邏輯課程設計報告 30 在下面圖中 打鉤,然后點擊 NEXT。 在下圖左側選擇 Gates Lpm_Mux 數(shù)字邏輯課程設計報告 29 在下圖右側找到你的文件夾后,輸入文件名 MUX44 點擊 NEXT,打開下頁圖 在下圖中設置選擇器的輸入輸出線: 設置數(shù)據(jù)輸入端個數(shù)為 4。 END BEHAVIORAL。 WHEN OTHERS=NULL。 TEMPA=TEMPA+1。 CURRENT_STATE=OUTDATA2。 IF TEMPA=10000THEN 數(shù)字邏輯課程設計報告 26 CURRENT_STATE=DDRAM2。 WHEN OUTDATA1= RS=39。 WHEN DCB= D=00001100。 WHEN DLNF= D=00111000。 RW=39。 END PROCESS。 PROCESS(CLK,LCLK_OUT) BEGIN IF(RISING_EDGE(CLK))THEN COUNT=COUNT+1。 QX(7)=0011amp。 QX(3)=R4。 END IF。 SIGNAL CURRENT_STATE:STATE。 數(shù)字邏輯課程設計報告 24 TYPE STATE IS(CLEAR,IDS,DLNF,DCB,DDRAM1,OUTDATA1,DDRAM2,OUTDATA2)。 D:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。 RS:BUFFER STD_LOGIC。 ENTITY XIANSHI IS PORT(CLK:IN STD_LOGIC。 數(shù)字邏輯課程設計報告 22 修正模塊仿真波形 正溢出波形 負溢出波形 修正模塊電路封裝圖 數(shù)字邏輯課程設計報告 23 修正模塊功能 實現(xiàn)對運算中有超過- 7 到 7 的溢出的結果進行修正,方便讀取 顯示模塊 顯示模塊 VHDL 程序 LIBRARY IEEE。 END CASE。 WHEN10=SH=0000。)THEN CASE S IS WHEN00=SH=TH。SL=0000。 END PROCESS。 WHEN OTHERS=NULL。 WHEN0110=TH=0001。 WHEN0100=TH=0001。 WHEN0010=TH=0001。 數(shù)字邏輯課程設計報告 21 CASE T IS WHEN0000=TH=0001。TL=0100。TL=0010。TL=0000。TL=1000。 WHEN OTHERS=NULL。 WHEN1110=TL=0010。 WHEN1100=TL=0100。 WHEN1010=TL=0110。 WHEN1000=TL=1000。 WHEN0110=TL=0110。 WHEN0100=TL=0100。 WHEN0010=TL=0010。 CASE T IS 數(shù)字邏輯課程設計報告 20 WHEN0000=TL=0000。FH=00101101。FH=00101101。FH=00101101。FH=00101101。FH=00101011。FH=00101011。FH=00101011。FH=00101011。)THEN CASE OC IS WHEN00=TH=0000。TL=0000。 END PROCESS。139。 ARCHITECTURE BEHAVIORAL OF XZJG IS SIGNAL OC:STD_LOGIC_VECTOR(1 DOWNTO 0)。 T:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 控制模塊仿真波形 控制模塊電路封裝圖 數(shù)字邏輯課程設計報告 18 控制模塊功能 實現(xiàn)對電路 運算 的控制 。 NXS2=SS3。 WHEN SS3= SADD=00。SSUB=01。SAND=00。SXOR=00。 END PROCESS。EVENT AND CP=39。 PROCESS(CP,RSTN) BEGIN IF (RSTN=39。139。139。CPT=39。 WHEN S10= CP=39。139。NXS1=S9。CPMUX=39。039。139。CPT=39。 WHEN S6= 數(shù)字邏輯課程設計報告 16 CP=39。039。NXS1=S5。CPMUX=39。039。139。CPT=39。 WHEN S2= CP=39。039。NXS1=S1。CPMUX=39。 END IF。 ELSIF(CLK39。 SIGNAL PRES2,NXS2:STATE2。 數(shù)字邏輯課程設計報告 15 END CP3。 USE 。 按鍵模塊仿真波形 數(shù)字邏輯課程設計報告 14 按鍵模塊電路封裝圖 按鍵模塊功能 實現(xiàn)對按鍵的設定及控制,得以把運算數(shù)據(jù)輸入電路。 END CASE。 WHEN 1101=XB=01000110。 WHEN 1001=XB=00111001。 WHEN 0101=XB=00110101。 WHEN 0001=XB=00110001。 WHEN 1111=XA=01000110。 WHEN 1011=XA=01000010。 WHEN 0111=XA=00110111。 數(shù)字邏輯課程設計報告 12 WHEN 0011=XA=00110011。139。 END IF。139。A=TA。 IF TKAND=39。XSYSF=00101101。END IF。 THEN YSF=00。EVENT AND CLK=39。EN=39。 END PROCESS。139。 THEN TKEQU=39。END IF。EVENT AND KXOR=39。039。139。 ELSIF (KAND39。 PROCESS(RSTN,KAND) BEGIN IF RSTN=39。)THEN TKSUB=39。039。 END PROCESS。139。 THEN TKADD=39。 END IF。 ELSIF(KEYB39。 END PROCESS。EVENT AND KEYA=39。 BEGIN 保存 A PROCESS (KEYA,RSTN) BEGIN IF RSTN=39。 XA,XB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 KEYA,KEYB:IN STD_LOGIC。 USE 。首先按鍵模塊用于輸入兩個數(shù)和運算符,通過控制模塊傳送到運算器模塊進行運算,再連接到修正模塊,通過修正模塊對“溢出”的數(shù)值進行修正,最后顯示模塊功能實現(xiàn)把運算過程反應到 LCD 顯示器上。 第一章 系統(tǒng) 原理 系統(tǒng)功能 該系統(tǒng)是基于 FPGA 設計的簡單運算器,可以實現(xiàn)簡單的 7 到 +7范圍內(nèi)的加、減、與、以及異或四則運算。而后兩種 HDL 語言尚處于完善過程中。 此外,美 國加州大學伯克利分校和楊百翰大學的研究人員也正在設計基于FPGA 的電腦,這些電腦可在運行中實現(xiàn)動態(tài)重配置。 FPGA 芯片操作靈活,可以重復擦寫無限次,而微處理器均采用固定電路,只能進行一次性設計。 FPGA 芯片的運行速度雖比奔騰處理器慢,但可并行處理多項任務,而微處理器一次僅能處理一項任務。 例如美國 Win Systems 公司推出一款令人驚嘆的服務器,其核心部分是數(shù)字邏輯課程設計報告 6 由 FPGA 完成的超強功能 CPU。 我的簡 單運算器主要是用 VHDL 語言編寫,以 Cyclone 器件為依托,并下載到 Altera 仿真工具箱 CycloneEP1C6Q240C8 驗證功能成功,能夠初步完成簡單運算器的雛形。 Cyclone 系列器件是 Altera 公司推出的低價位 FPGA 產(chǎn)品,是 Stratix 系列的簡化版,分為 Cyclone I 和 Cyclone II 兩個系列。用 Quartus II 繪制原理圖或編寫 VHDL 程序,然后封裝畫出電路圖, 該簡單運算器可以實現(xiàn)加、減法算數(shù)運算和與、異或邏輯運算,且該運算器設計完之后經(jīng)過了 Quartus II 軟件 和 FPGA 實驗板的下載驗證 。 1 洛陽理工學院 課程設計 報告 課程名稱 脈沖與數(shù)字電路 設計題目 簡單運算器 專業(yè) 通信工程 班 級 學號 姓名 完成日期 2020 年 06 月 12 日 2 課程設計任務書 設計題目: 基于 FPGA 的簡單運算器 設計內(nèi)容 : 運用可編程軟件設計一個簡單的運算器 , 首先設計原理圖,并用Quartusii 完成原理圖繪制,或編寫 VHDL 程序,調(diào)試電路或程序,下載到實驗箱 設計要求 : 該運算器 能完成 7 到 +7 的簡單的加、減、與、異或四種運算功能,并且可以對溢出的結果進行修正。 關鍵詞 :運算器 , Quartus II, VHDL 程序 數(shù)字邏輯課程設計報告 4 目錄 第一章 系統(tǒng)原理 ............................................................................................................... 7 系統(tǒng)功能 ................
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