【正文】 表 42的功能測試和記錄。“與或非門”邏輯符號如圖 41所示。 表 42 “與或非”邏輯功能 輸入邏輯狀態(tài) 輸出邏輯 A B C 狀態(tài) 電位（ V） TTL CMOS TTL CMOS 1 1 1 0 1 1 0 0 1 0 0 0 注：測試前應(yīng)將“與或非”門不用的與門組及多余的輸入端，作適當(dāng)處理。 10 圖 4 1 “與或非門”邏輯符號 ≥ 1 A B C D amp。 Z 1 0 A B (1 態(tài) ) (0 態(tài) ) Z 接 L E D 圖 4 2 “與非門”控制功能測試電路 amp。 2．“門”控制功能的測試 （ 1）“與非”門控制功能的靜態(tài)測試 設(shè) A 為信號輸入端， B 為控制端。 A端輸入單脈沖， B端接邏輯電平“ 0”或“ 1”。輸出端 Z 接發(fā)光二極管（ LED）進(jìn)行狀態(tài)顯示，或稱“ 01”顯示，高電平亮。按表 43進(jìn)行測試，總結(jié)“封門”、“開門”的規(guī)律。接線如圖 42 所示。 表 43 “與非門”門控功能 A B1 Z1 B2 Z2 0 0 1 1 0 1 0 0 1 1 0 1 （ 2）與非門控制門動態(tài)測試 A 端輸入 CP 脈沖 T=， B 端輸入“ 1”、“ 0”信號，觀察記錄輸入輸出波形。 （ 3）用“與非門”組成下列電路，并測試它們功能。 “或”門 BAZ ?? “與”門 BAZ ?? “或非”門 BAZ ?? “異或”門 CDABZ ?? 要求畫出電路圖和測試記錄表格，并完成邏輯功能的測試，總結(jié)控制功能的規(guī)律。 四、預(yù)習(xí)要求 要求認(rèn)真閱讀實(shí)驗(yàn) 指導(dǎo)書，并完成要求自擬的實(shí)驗(yàn)電路和測試記錄表格，本實(shí)驗(yàn)屬于一般驗(yàn)證性實(shí)驗(yàn)，學(xué)生應(yīng)對所有測試表的結(jié)果預(yù)先填好，實(shí)驗(yàn)時只做驗(yàn)證，要做到胸中有數(shù)，防止盲目性，增加自覺性。 五、實(shí)驗(yàn)報告要求 總結(jié)“與非”、“與”、“或非”、“或”門的控制功能 11 實(shí)驗(yàn)五 三態(tài)輸出 （ TS） 門和集電極開路 （ OC） 門 一、 實(shí)驗(yàn)?zāi)康呐c要求 1．掌握 TTL TS 門、 OC 門的功能測試方法 2．了解三態(tài)門（ TS）的用途 3．了解集電極開路（ OC）門的特性 二、使用儀器和器件 1．雙蹤示波器 2．?dāng)?shù)字電路學(xué)習(xí)機(jī) 3．?dāng)?shù)字萬用表 三、實(shí)驗(yàn)內(nèi)容與步驟 1． TTL TS 門的功能 （ 1）三態(tài)輸出緩沖器 74LS125的邏輯符號如圖51 所示。圖中 EN 端為緩沖器的控制端。令 EN 為高電平（ ）， VI 分別取 0V， ，用數(shù)字萬用表的直流電壓檔測出相應(yīng)的 VO 值。再令 EN 為低電平（ 0V）， VI分別取 0V， ，測出 VO端相應(yīng)的值。其中， 52電路分壓取得。將實(shí)驗(yàn)的結(jié)果填入下表 51 中。 表 51 EN 0V VI（ V） 0 0 VO（ V） （ 2）若將 TS 門和與非門連接使用，如圖 53 所示電路。 EN 取不同的邏輯電平，改變 VI 和 B 端的輸入電平值，測出 TS 門的輸出電壓 VO 的值，將結(jié)果填入下表 52 中。 EN V I 1 EN 圖 5 3 TS 門和與非門的連接電路 74LS125 V O B amp。 EN V I 1 EN 圖 5 1 74LS125 芯片邏輯符號 74LS125 V O 1kΩ + 5 V 圖 52 獲取電壓 V 12表 52 EN 0V VI（ V） 電位（ V） 狀態(tài) 電位（ V） 狀態(tài) 0 0 B=0 VO（ V） B=1 2．三態(tài)門總線緩沖器的應(yīng)用 實(shí)驗(yàn)電路如圖 54 所示?？刂贫?EN接學(xué)習(xí)機(jī)的邏輯開關(guān) A、 B、 C、 D，令 A、 B、C、 D 輪流為低電平，使三態(tài)門分別工作，觀察總線的邏輯狀態(tài)填入表 53。切切注意，要先認(rèn)清三態(tài)門的禁止?fàn)顟B(tài)（ EN 接高電平），用邏輯開關(guān)使四個三態(tài)門全處于高阻狀態(tài)，才允 許接通電源。然后，只能一個門工作（ EN接低電平）。觀測總線的邏輯狀態(tài)后，先使工作的三態(tài)門轉(zhuǎn)換到禁止態(tài)，再讓另一個開始工作。否則，將損壞器件。三態(tài)門可選用 74LS125 或 CD4502。 表 53 輸入 控制端 輸出 單脈沖 連續(xù)脈沖 0 5V A B C D Y 0 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 OC 門的功能測試 （ 1） OC 門選用 74LS03 芯片，實(shí)驗(yàn)電路如圖 55，按表 54 完成邏輯功能的測試。 （ 2）用“ OC 門”（ 74LS03）構(gòu)成線與邏輯 完成真值表 55，判斷其邏輯功能。電路由 74LS03 和 74LS00 組成，如圖 56 所示。注意選擇 RL阻值。 表 54 輸入邏輯狀態(tài) 輸出邏輯 A1 A2 狀態(tài) 電位（ V） 1 1 0 1 0 0 0 0 單脈沖源 連 續(xù) 脈沖源 L ED 邏 輯 開 關(guān) EN EN EN EN +5 V 總 線 圖 5 4 三態(tài)門總線實(shí)驗(yàn)電路 Y A B C D 13 Y A1 A 2 amp。 V CC +5 V R L 圖 5 5 “ OC 門”功能測試電路 B 2 Y A1 A 2 B 1 1 amp。 amp。 Y V CC +5 V R L 圖 5 6 “ OC 門”線與功能測試電路 1 k Ω Y 1 Y 2 表 55 輸入邏輯狀態(tài) Y1 狀態(tài) Y2 輸出邏輯 Y A1 A2 B1 B2 狀態(tài) 狀態(tài) 電位（ V） 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 四、預(yù)習(xí)要求 認(rèn)真預(yù)習(xí)“三態(tài)”門、“ OC”門的有關(guān)原理知識 五、實(shí)驗(yàn)報告要求 1．總結(jié)三態(tài)門、“ OC”門的控制功能 2．學(xué)會使用三態(tài)門和“ OC”門 14實(shí)驗(yàn)六 組合邏輯電路分析Ⅰ 一、 實(shí)驗(yàn)?zāi)康呐c要求 二、實(shí)驗(yàn)設(shè)備及器材 1．雙蹤示波器 2．?dāng)?shù)字電路學(xué)習(xí)機(jī) 三、實(shí)驗(yàn)內(nèi)容與步驟 組合電路的分析是根據(jù)所給的邏輯電路，寫出其輸出與輸入之間的邏輯關(guān)系（邏輯函數(shù)表達(dá)式或真值表），從而確定該電路的邏輯功能。組合電路的分析方法，一般是首先對給定的邏輯電路，按邏輯門的方式逐一地寫出相應(yīng)的邏輯表達(dá)式，然后寫出輸出函數(shù)表達(dá)式（如果需要列真值表時，可由表達(dá)式通過運(yùn)算求出），但這樣寫出的邏輯函數(shù)表達(dá)式可 能不是最簡單的，所以還應(yīng)該利用邏輯代數(shù)的公式或卡諾圖進(jìn)行化簡。 1．分析半加器的邏輯功能 （ 1）分析寫出圖 61 所示電路的邏輯表達(dá)式 X1 = X2= X3= Y = Z = （ 2）根據(jù)邏輯表達(dá)式列出真值表，見表 61。 表 61 A B X1 X2 X3 Y Z 0 0 0 1 1 0 1 1 amp。 amp。 amp。 amp。 A B 圖 6 1 分析給定電路 Y X 1 X 2 X 3 Z 1 15 （ 3）根據(jù)真值表畫邏輯函數(shù) Y、 Z 的卡諾圖 A B 0 1 0 1 A B 0 1 0 1 （ a ） 半加和 Y = （ b ） 進(jìn)位 Z = （ 4）按圖 61 所示電路，使用與非門芯片 表 62 74LS00 接線測試，輸入接邏輯電平，輸出 接發(fā)光二極管，將測試結(jié)果記入表 62 中，與 表 61 進(jìn)行比較。 2．測試用異或門和與或非門組成的半加器的邏輯功能 根據(jù)半加器的邏輯表達(dá)式可知，和 Y 是 A、 B 的異或，進(jìn)位 Z 是 A、 B相與，半加器可用一個異或門和兩個與非門組成，電路如圖 62 所示。進(jìn)行邏輯功能測試，將結(jié)果 填入表63。 表 63 四、預(yù)習(xí)要求 1．復(fù)習(xí)組合電路的分析方法 2．復(fù)習(xí)二進(jìn)制數(shù)的運(yùn)算 五、實(shí)驗(yàn)報告要求 1．總結(jié)組合邏輯電路的分析方法 2．學(xué)會用與非門設(shè)計(jì)半加器 輸入 輸出 A B Y Z 0 0 0 1 1 0 1 1 輸入 輸出 A B Y Z 0 0 0 1 1 0 1 1 =1 amp。 1 A B Y Z 圖 6 2 半加器電路圖 16實(shí)驗(yàn)七 組合邏輯電路分析Ⅱ 一、 實(shí)驗(yàn)?zāi)康呐c要求 1．進(jìn)一步掌握組合邏輯電路的分析方法 2．驗(yàn)證全加器的邏輯功能 二、實(shí)驗(yàn)設(shè)備與器材 1．雙蹤示波器 2．?dāng)?shù)字電路學(xué)習(xí)機(jī) 三、實(shí)驗(yàn)內(nèi)容及步驟 1．分析全加器的邏輯功能 （ 1）分析寫出圖 71 所示電路的邏輯表達(dá)式 A i B i C i S i 圖 7 1 分析給定電路 amp。 amp。 amp。 amp。 amp。 C i 1 amp。 amp。 amp。 amp。 Y X 1 X 2 X 3 Z Z = Y = X1 = X2= X3= Si= Ci= （ 2）根據(jù)邏輯表達(dá)式列出真值表，見表 71。 表 71 Ai Bi Ci1 Z Y X1 X2 X3 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 17 （ 3）根據(jù)真值表畫邏輯函數(shù) Si 、 Ci的卡諾圖 A i B i C i 1 0 1 00 01 11 10 A i B i C i 1 0 1 00 01 11 10 （ a ） 和 S i = （ b ） 進(jìn)位 C i = （ 4）按圖 71所示電路接線進(jìn)行測試，將測試結(jié)果記入表 72 中，與表 71 進(jìn)行比較。 表 72 Ai Bi Ci1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 2．測試用異或門和與或非門組成的全加器的邏輯功 能 根據(jù)全加器的邏輯表達(dá)式： 全加和 1???? iiii CBAS 進(jìn) 位 iiiiii BACBAC ??? ? 1)( 可知，一位全加器可以用異或門、與或非門、與非門來實(shí)現(xiàn)。 邏輯電路圖如圖 72。 =1 =1 amp。 ≥ 1 1 A i B i C i 1 S i C i 圖 7 2 全加器電路圖 （ 2）按圖 72 接線測試，將 Si、 Ci的邏輯狀態(tài)填入表格 73，并與表 72 比較。（接線時注意與或非門不用的與門輸入端接地） 18表 73 Ai Bi Ci1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 三、預(yù)習(xí)要求 復(fù)習(xí)用與非門和異或門構(gòu)成的全加器的工作原理 四、實(shí)驗(yàn)報告要求