【正文】 h Speed Integrated Circuit Hardware Description Language）語(yǔ)言于1983年由美國(guó)國(guó)防部發(fā)起創(chuàng)建，由電工和電子工程師協(xié)會(huì)（the institute of electrical and electronics engineer）進(jìn)一步發(fā)展并在1987年作為“IEEE1076”發(fā)布。從此，VHDL成為硬件描述語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。VHDL作為一個(gè)規(guī)范語(yǔ)言和建模語(yǔ)言，具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。VHDL具有與具體硬件電路無(wú)關(guān)和設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語(yǔ)言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。 VHDL的特點(diǎn)應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)：（一）功能強(qiáng)大：VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)。并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成。VHDL是一種設(shè)計(jì)、仿真和綜合的標(biāo)準(zhǔn)硬件描述語(yǔ)言。（二）可移植性：VHDL語(yǔ)言是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，其設(shè)計(jì)描述可以為不同的EDA工具支持。它可以從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)。此外，通過更換庫(kù)再重新綜合很容易移植為ASIC設(shè)計(jì)。（三）獨(dú)立性：VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。（四）可操作性：由于VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。（五）靈活性：VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語(yǔ)句和庫(kù)函數(shù)。使其在任何大系統(tǒng)的設(shè)計(jì)中，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。所以，即使在遠(yuǎn)離門級(jí)的高層次（即使設(shè)計(jì)尚未完成時(shí)），設(shè)計(jì)者就能夠?qū)φ麄€(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。 VHDL的設(shè)計(jì)步驟采用VHDL的系統(tǒng)設(shè)計(jì)，一般有以下6個(gè)步驟。1）要求的功能模塊劃分；2）VHDL的設(shè)計(jì)描述（設(shè)計(jì)輸入）；3）代碼仿真模擬（前仿真）；4）計(jì)綜合、優(yōu)化和布局布線；5）布局布線后的仿真模擬（后仿真）；6）設(shè)計(jì)的實(shí)現(xiàn)（下載到目標(biāo)器件）。 VHDL語(yǔ)言編程格式（1）一個(gè)完整的VHDL程序是以下五部分組成的：庫(kù)（LIBRARY）：儲(chǔ)存預(yù)先已經(jīng)寫好的程序和數(shù)據(jù)的集合。程序包（PACKAGE）：聲明在設(shè)計(jì)中將用到的常數(shù)、數(shù)據(jù)類型、元件及子程序。實(shí)體（ENTITY）：聲明到其他實(shí)體或其他設(shè)計(jì)的接口，即定義本定義的輸入輸出端口。構(gòu)造體（ARCHITECTUR）：定義實(shí)體的實(shí)現(xiàn)。電路的具體描述配置（CONFIGURATION）：一個(gè)實(shí)體可以有多個(gè)構(gòu)造體，可以通過配置來(lái)為實(shí)體選擇其中一個(gè)構(gòu)造體。（2）實(shí)體實(shí)體（ENTITY）是VHDL設(shè)計(jì)中最其本的組成部分之一（另一個(gè)是結(jié)構(gòu)體），VHDL表達(dá)的所有設(shè)計(jì)均與實(shí)體有關(guān)。實(shí)體類似于原理圖中的一個(gè)部件符號(hào)，它并不描述設(shè)計(jì)的具體功能，只是定義所需的全部輸入/輸出信號(hào)。實(shí)體格式如下：ENTITY實(shí)體名IS[GENERIC（常數(shù)名：數(shù)據(jù)類型[：設(shè)定值]）]類屬說明PORT端口說明（端口信號(hào)名1：模式類型；端口信號(hào)名2：模式類型；端口信號(hào)名3：模式類型；端口信號(hào)名4：模式類型）；TYPE語(yǔ)句或常量定義實(shí)體申明并行語(yǔ)句實(shí)體語(yǔ)句END實(shí)體名；（3）結(jié)構(gòu)體所有能被仿真的實(shí)體都由結(jié)構(gòu)體（ARCHITECTURE）描述，即結(jié)構(gòu)體描述實(shí)體的結(jié)構(gòu)或行為，一個(gè)實(shí)體可以有多個(gè)結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體分別代表該實(shí)體功能的不同實(shí)現(xiàn)方案。結(jié)構(gòu)體格式：ARCHITECTURE結(jié)構(gòu)體名OF實(shí)體名IS[定義語(yǔ)句（元件例化）；]BEGIN并行處理語(yǔ)句；END結(jié)構(gòu)體名； 用VHDL語(yǔ)言對(duì)FPGA和CPLD器件進(jìn)行開發(fā)時(shí)出現(xiàn)的毛刺問題的處理 在EDA環(huán)境中,毛刺是系統(tǒng)設(shè)計(jì)是否成功的關(guān)鍵。毛刺（競(jìng)爭(zhēng) — 冒險(xiǎn)）現(xiàn)象是長(zhǎng)期困繞電子工程師的問題之一。由于毛刺的存在，使的系統(tǒng)存在許多不穩(wěn)定因素，經(jīng)常會(huì)造成對(duì)脈沖上下沿敏感的電路產(chǎn)生誤動(dòng)作。毛刺主要是由門電路延時(shí)及路徑延時(shí)造成的，采用傳統(tǒng)設(shè)計(jì)方法時(shí)，毛刺必須在硬件測(cè)試時(shí)才有機(jī)會(huì)發(fā)現(xiàn)。但在現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，通過EDA軟件，完全可以找出毛刺產(chǎn)生的原因及產(chǎn)生的位置，并且非常準(zhǔn)確和接近實(shí)際情況。 目前常使用三種方法消除毛刺，它們分別為延時(shí)法、選通法和修改邏輯設(shè)計(jì)法。其中，修改邏輯設(shè)計(jì)能從根本上消除毛刺，但該方法要求使用者掌握電路的工作狀態(tài)及其轉(zhuǎn)換，有時(shí)需要多路輸出，使用起來(lái)有一定的復(fù)雜性。 QuartusII軟件介紹Altera公司的QuartusII軟件提供了可編程片上系統(tǒng)（SOPC）設(shè)計(jì)的一個(gè)綜合開發(fā)環(huán)境。Quartus II 開發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。QuartusII軟件支持VHDL和Verilog硬件描述語(yǔ)言的設(shè)計(jì)輸入、基于圖形的設(shè)計(jì)輸入方式以及集成系統(tǒng)級(jí)設(shè)計(jì)工具。QuartusII軟件可以將設(shè)計(jì)、綜合、布局和布線以及系統(tǒng)的驗(yàn)證全部都整合到一個(gè)無(wú)縫的環(huán)境之中，其中也包括和第三方EDA工具的接口。QuartusII設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開發(fā)環(huán)境，它包含整個(gè)FPGA和CPLD設(shè)計(jì)階段的解決方案。在實(shí)際應(yīng)用設(shè)計(jì)中，對(duì)程序原理性及可執(zhí)行性的驗(yàn)證主要集中在程序修改階段，尤其在處理的數(shù)據(jù)復(fù)雜、繁多時(shí)，Quartus II自帶的波形輸入仿真就很難實(shí)現(xiàn)程序的驗(yàn)證，而且輸出的數(shù)據(jù)不能方便的以波形圖示直觀的呈現(xiàn)，給程序設(shè)計(jì)者在校驗(yàn)程序階段帶來(lái)了很多的不便。再有，在很多數(shù)字電路設(shè)計(jì)中，考慮成本的問題，F(xiàn)PGA實(shí)現(xiàn)的往往是設(shè)計(jì)的核心部分，而很多的外圍電路如A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器等仍然使用傳統(tǒng)的接口芯片來(lái)實(shí)現(xiàn)。而QuartusII 設(shè)計(jì)只是針對(duì)數(shù)字信號(hào)，并不支持模擬量的輸入。而僅僅為了便于程序的驗(yàn)證而用FPGA實(shí)現(xiàn)這些外圍電路，不但會(huì)大大延長(zhǎng)程序的開發(fā)周期，更會(huì)增大開發(fā)的成本。而MATLAB具有強(qiáng)大的運(yùn)算功能，可以容易的實(shí)現(xiàn)A/D、D/A轉(zhuǎn)換等外圍電路功能，并能以波形形式將結(jié)果直觀地呈現(xiàn)，極大地方便了程序設(shè)計(jì)人員設(shè)計(jì)應(yīng)用系統(tǒng)4程序設(shè)計(jì)及調(diào)試 電梯運(yùn)行規(guī)則（1）請(qǐng)求信號(hào)分析：電梯的請(qǐng)求信號(hào)分為梯內(nèi)請(qǐng)求和梯外請(qǐng)求，如果從這個(gè)角度就很難去進(jìn)行對(duì)電梯運(yùn)行可能情況的分析，因?yàn)殡娞莸倪\(yùn)行是根據(jù)梯內(nèi)和梯外的請(qǐng)求信號(hào)、行程信號(hào)進(jìn)行控制的，而梯內(nèi)和梯外的請(qǐng)求是隨機(jī)且不能以有限的規(guī)則去對(duì)其進(jìn)行說明的。因此，很難對(duì)電梯的運(yùn)行情況作出一個(gè)統(tǒng)一的分析。出于這方面的考慮，本設(shè)計(jì)把電梯的請(qǐng)求信號(hào)劃分為上升請(qǐng)求和下降請(qǐng)求。電梯接收到請(qǐng)求信號(hào)后，都必須作預(yù)操作。使電梯進(jìn)入預(yù)上升狀態(tài)的請(qǐng)求信號(hào)就是上升請(qǐng)求信號(hào)。具體來(lái)說，就是當(dāng)電梯所在樓層低于發(fā)出請(qǐng)求的樓層所要到達(dá)的目的樓層時(shí)，電梯必須在下一操作中作出上升運(yùn)行，這時(shí)的請(qǐng)求信號(hào)就是上升請(qǐng)求信號(hào)。反之，則是下降請(qǐng)求信號(hào)。（2）電梯處于各樓層時(shí)的運(yùn)行情況：處于一樓時(shí)，電梯只可能接收到上升的請(qǐng)求信號(hào)。此時(shí)，電梯就進(jìn)入預(yù)上升狀態(tài)，準(zhǔn)備作上升運(yùn)行。如果電梯沒有接收到請(qǐng)求信號(hào)，電梯則在一樓待機(jī)。處于二樓到五樓時(shí)，電梯可能出現(xiàn)三種情況：1電梯沒有接收到請(qǐng)求信號(hào)，電梯返回一樓待機(jī)；2電梯收到上升請(qǐng)求信號(hào)，進(jìn)入預(yù)上升狀態(tài)；3電梯受到下降請(qǐng)求信號(hào)，進(jìn)入預(yù)下降狀態(tài)。處于六樓時(shí)，電梯只可能接收到下降的請(qǐng)求信號(hào)。此時(shí)，電梯就進(jìn)入預(yù)下降狀態(tài)，準(zhǔn)備作下降運(yùn)行。如果電梯沒有接收到請(qǐng)求信號(hào)，電梯則返回一樓待機(jī)。對(duì)上述電梯的運(yùn)行情況進(jìn)行匯總，可以得到如圖2的電梯運(yùn)行狀態(tài)圖。在電梯運(yùn)行過程中，存在一個(gè)如何處理信號(hào)優(yōu)先的問題。電梯實(shí)際上是一個(gè)人機(jī)交互式的控制系統(tǒng)，單純用順序優(yōu)先或邏輯優(yōu)先是不能滿足控制要求的，因此，控制系統(tǒng)采用隨機(jī)邏輯方式控制去解決信號(hào)優(yōu)先的問題。即在以順序邏輯控制實(shí)現(xiàn)電梯的基本控制要求的基礎(chǔ)，根據(jù)隨機(jī)的輸入信號(hào)，以及電梯的相應(yīng)狀態(tài)時(shí)的控制電梯的運(yùn)行。本設(shè)計(jì)采用以下規(guī)則:電梯以前一狀態(tài)為基準(zhǔn)，即前一狀態(tài)為上升，則操作完所以上升請(qǐng)求再操作下降請(qǐng)求；前一狀態(tài)為下降，則反之。（3）對(duì)電梯開門、關(guān)門、報(bào)警等內(nèi)部信號(hào)處理分析。其流程圖如圖3所示。當(dāng)電梯接收到請(qǐng)求信號(hào)后，將以隨機(jī)邏輯控制的方式到達(dá)發(fā)出請(qǐng)求的樓層。開門使能信號(hào)促使電梯開門載客，同時(shí)驅(qū)動(dòng)關(guān)門延時(shí)信號(hào)、超重檢測(cè)以及故障檢測(cè)。在電梯進(jìn)行完關(guān)門倒數(shù)計(jì)時(shí)、超重排除以及故障排除后，關(guān)門使能信號(hào)將促使電梯關(guān)門進(jìn)入預(yù)操作狀態(tài)。如果此前出現(xiàn)提前關(guān)門信號(hào)而且電梯也已經(jīng)進(jìn)行完超重排除和故障排除，電梯同樣關(guān)門進(jìn)入預(yù)操作狀態(tài)。電梯在超重檢測(cè)時(shí)發(fā)現(xiàn)超重，關(guān)門中斷信號(hào)會(huì)促使電梯發(fā)出超重報(bào)警并且進(jìn)行開門操作以減少乘客，重新進(jìn)入載客操作；電梯在故障檢測(cè)時(shí)，發(fā)現(xiàn)電梯某部分出現(xiàn)故障，關(guān)門中斷信號(hào)會(huì)促使電梯發(fā)出故障報(bào)警并且進(jìn)入開門操作的同時(shí)停止關(guān)門延時(shí)，作故障處理待機(jī)。電梯控制器的原理圖如圖4所示。 程序流程分析電梯的運(yùn)行規(guī)則確立后，需對(duì)整個(gè)控制程序的設(shè)計(jì)作一個(gè)流程規(guī)范。對(duì)程序進(jìn)行模塊化構(gòu)思。根據(jù)VHDL語(yǔ)言的規(guī)則，程序必須由最基本的實(shí)體和結(jié)構(gòu)體構(gòu)成。實(shí)體對(duì)控制器的端口進(jìn)行定義，結(jié)構(gòu)體對(duì)各端口的行為進(jìn)行描述。因此程序運(yùn)行需經(jīng)過以下流程：VHDL庫(kù)調(diào)用；確立控制器的端口及相關(guān)的寄存器；根據(jù)電梯運(yùn)行規(guī)則，設(shè)計(jì)相關(guān)運(yùn)行描述；對(duì)電梯內(nèi)外信號(hào)進(jìn)行處理。具體流程圖如圖5所示。 程序設(shè)計(jì)說明、寄存器設(shè)計(jì)說明（1）由功能要求得到本程序設(shè)計(jì)的端口必須包括：輸入端口：時(shí)鐘（clk，頻率為2Hz）、超載（full）、關(guān)門中斷（deng）、提前關(guān)門（quick）、清除報(bào)警（clr）、電梯外人的上升請(qǐng)求信號(hào)（c_u1,c_u2,c_u3, ,c_u4,c_u5）、電梯外人的下降請(qǐng)求信號(hào)（c_d2,c_d3,c_d4,c_d5,c_d6）、電梯內(nèi)人的請(qǐng)求信號(hào)（d1,d2,d3,d4,d5,d6）、到達(dá)樓層信號(hào)（g1,g2,g3,g4,g5,g6）。輸出端口：電梯門控制信號(hào)（door）、電梯所在樓層顯示（led）電梯外人上升請(qǐng)求信號(hào)顯示（led_c_u）、電梯外人下降請(qǐng)求信號(hào)顯示（led_c_d）、電梯內(nèi)請(qǐng)求信號(hào)顯示（led_d）、看門狗報(bào)警信號(hào)（wahaha）、電梯運(yùn)動(dòng)方向顯示（ud）、超載警告信號(hào)（alarm）、電機(jī)控制信號(hào)（up,down）。其分布如圖6所示。（2）程序要求的寄存器（中間信號(hào)）包括：電梯內(nèi)人請(qǐng)求信號(hào)寄存信號(hào)（d11,d22,d33,d44,d55,d66）、電梯外人上升請(qǐng)求信號(hào)寄存信號(hào)（c_u11,c_u22,c_u33,c_u44,c_u55）、電梯外人下降請(qǐng)求信號(hào)寄存信號(hào)（c_d22,c_d33,c_d44,c_d55,c_d66）、分頻信號(hào)（q）、關(guān)門延時(shí)計(jì)數(shù)器（q1）、看門狗計(jì)數(shù)器（q2）、電梯內(nèi)外請(qǐng)求信號(hào)寄存器（dd,cc_u,cc_d,dd_cc）、開門使能信號(hào)（opendoor）、電梯運(yùn)動(dòng)方向信號(hào)寄存器（updown）、預(yù)備上升、預(yù)備下降預(yù)操作使能信號(hào)（en_up,en_dw）。本程序由三個(gè)基本模塊組成，包括調(diào)用VHDL庫(kù)模塊、實(shí)體設(shè)計(jì)模塊和結(jié)構(gòu)體設(shè)計(jì)模塊。而在結(jié)構(gòu)體模塊中又內(nèi)嵌有進(jìn)程執(zhí)行單元。（1） 調(diào)用VHDL庫(kù) 使用library語(yǔ)句，本程序應(yīng)用了VHDL庫(kù)中的“通用ieee庫(kù)”和“標(biāo)準(zhǔn)std庫(kù)” 。library ieee。use 。use 。use 。（2） entity實(shí)體設(shè)計(jì)模塊entity dianti is port ( clk : in std_logic。時(shí)鐘信號(hào)（頻率為2Hz） full,deng,quick,clr : in std_logic。 超載、關(guān)門中斷、提前關(guān)門、清除報(bào)警信號(hào) c_u1,c_u2,c_u3,c_u4,c_u5: in std_logic。 電梯外人的上升請(qǐng)求信號(hào) c_d2,c_d3,c_d4,c_d5,c_d6: in std_logic。 電梯外人的下降請(qǐng)求信號(hào) d1,d2,d3,d4,d5,d6 : in std_logic。電梯內(nèi)人的請(qǐng)求信號(hào)