【正文】 （CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。可編程邏輯模塊CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。圖21是CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’ 、F’和H’。G有4個(gè)輸入變量GGG3和G4；F也有4個(gè)輸入變量FFF3和F4。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個(gè)輸入信號；前兩個(gè)是函數(shù)發(fā)生器的輸出G’和F’，而另一個(gè)輸入信號是來自信號變換電路的輸出H1。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。這3個(gè)函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時(shí)鐘有效邊沿、時(shí)鐘使能信號以及輸出信號。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向I/O功能。當(dāng)IOB控制的引腳被定義為輸入時(shí)，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路經(jīng)延時(shí)幾納秒（或者不延時(shí)）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。當(dāng)IOB控制的引腳被定義為輸出時(shí)，CLB陣列的輸出信號OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。CLBCLBCLBCLBCLBBCLBCLBCLBCLBCLBCLBCLBCLBBCLBCLBCLB可編程開關(guān)矩輸入輸出模塊互連資源圖21 CLB基本結(jié)構(gòu)?？删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實(shí)現(xiàn)各種電路的連接。 FPGA系統(tǒng)設(shè)計(jì)流程一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是TOP DOWN（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖22所示。系統(tǒng)劃分①編譯器③代碼級功能仿真④綜合器⑤適配前時(shí)序仿真⑥適配器⑦CPLD/FPGA實(shí)現(xiàn)適配后仿真模型⑧適配后時(shí)序仿真適配報(bào)告⑧ASIC實(shí)現(xiàn)VHDL代碼或圖形方式輸入②仿真綜合庫器件編程文件⑧圖22 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程流程說明：“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。，這是設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷τ诖笮驮O(shè)計(jì)來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。在Quartus II用VHDL實(shí)現(xiàn)新建如圖23所示圖23新建vhdl，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這一步驟。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。 FPGA開發(fā)編程原理硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì)PCB并最終形成樣機(jī)。CPLD/FPGA軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。編程語言主要有VHDL和Verilog兩種硬件描述語言；編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件（如MAX+plusII、QuartusII、Foundation、ISE）以及第三方工具（如FPGA Express、Modelsim、Synposys SVS等）。具體的設(shè)計(jì)輸入方式有以下幾種：。HDL既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述3種形式。有的軟件3種輸入方法都支持，如ActiveHDL。MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。一般大都使用成熟的IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項(xiàng)目很大的時(shí)候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機(jī)到HDL語言有一種標(biāo)準(zhǔn)的對應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。 RS232概述EIA RS232C 是由美國電子工業(yè)協(xié)會 EIA（Electronic Industry Association）在1969年頒布的一種串行物理接口標(biāo)準(zhǔn)。RS（Remended Standard）是英文“推薦標(biāo)準(zhǔn)”的縮寫，232為標(biāo)識號，C表示修改次數(shù)。RS232C 總線標(biāo)準(zhǔn)設(shè)有25條信號線，包括一個(gè)主通道和一個(gè)輔助通道。在多數(shù)情況下主要使用主通道，對于一般雙工通信，僅需幾條信號線就可實(shí)現(xiàn)，如一條發(fā)送線、一條接收線及一條地線。 RS232C 標(biāo)準(zhǔn)規(guī)定的數(shù)據(jù)傳輸速率為每秒150、300、600、1200、2400、4800、9600、19200波特。 RS232C 標(biāo)準(zhǔn)規(guī)定，驅(qū)動器允許有2500pF的電容負(fù)載，通信距離將受此電容限制，例如，采用150pF/m的通信電纜時(shí)，最大通信距離為15m；若每米電纜的電容量減小，通信距離可以增加。傳輸距離短的另一原因是RS232屬單端信號傳送，存在共地噪聲和不能抑制共模干擾等問題，因此一般用于20m以內(nèi)的通信。串行通信接口標(biāo)準(zhǔn)經(jīng)過使用和發(fā)展，目前已經(jīng)有幾種。但都是在RS232標(biāo)準(zhǔn)的基礎(chǔ)上經(jīng)過改進(jìn)而形成的。所以，以RS232C為主來討論。RS232C標(biāo)準(zhǔn)是美國EIA(電子工業(yè)聯(lián)合會）與BELL等公司一起開發(fā)的1969年公布的通信協(xié)議。它適合于數(shù)據(jù)傳輸速率在0～20000b/s范圍內(nèi)的通信。這個(gè)標(biāo)準(zhǔn)對串行通信接口的有關(guān)問題，如信號線功能、電器特性都作了明確規(guī)定。由于通行設(shè)備廠商都生產(chǎn)與RS232C制式兼容的通信設(shè)備，因此，它作為一種標(biāo)準(zhǔn)，目前已在微機(jī)通信接口中廣泛采用。RS232C 標(biāo)準(zhǔn)（協(xié)議）的全稱是 EIARS232C 標(biāo)準(zhǔn)，其中EIA (Electronic Industry Association)代表美國電子工業(yè)協(xié)會，RS（remeded standard）代表推薦標(biāo)準(zhǔn)，232是標(biāo)識號，C代表RS232的最新一次修改（1969），在這之前，有RS232B、RS232A。它規(guī)定連接電纜和機(jī)械、電氣特性、信號功能及傳送過程。例如，目前在IBM PC機(jī)上的COMCOM2接口，就是RS232C接口。 RS232電氣特性　　EIARS232C 對電器特性、邏輯電平和各種信號線功能都作了規(guī)定。 　　在TxD和RxD上： 　　邏輯1(MARK)=3V～15V 　　邏輯0(SPACE)=+3～+15V 　　在RTS、CTS、DSR、DTR和DCD等控制線上： 　　信號有效（接通，ON狀態(tài)，正電壓）＝+3V～+15V 　　信號無效（斷開，OFF狀態(tài)，負(fù)電壓)=3V～15V 　　以上規(guī)定說明了RS232C標(biāo)準(zhǔn)對邏輯電平的定義。對于數(shù)據(jù)（信息碼）：邏輯“1”（傳號）的電平低于3V，邏輯“0”（空號）的電平高于+3V；對于控制信號；接通狀態(tài)（ON）即信號有效的電平高于+3V，斷開狀態(tài)(OFF)即信號無效的電平低于3V，也就是當(dāng)傳輸電平的絕對值大于3V時(shí)，電路可以有效地檢查出來，介于3～+3V之間的電壓無意義，低于15V或高于+15V的電壓也認(rèn)為無意義，因此，實(shí)際工作時(shí)，應(yīng)保證電平在177。(3～15)V之間。 EIA RS232C 與TTL轉(zhuǎn)換：EIA RS232C 是用正負(fù)電壓來表示邏輯狀態(tài)，與TTL以高低電平表示邏輯狀態(tài)的規(guī)定不同。因此，為了能夠同計(jì)算機(jī)接口或終端的TTL器件連接，必須在EIA RS232C 與TTL電路之間進(jìn)行電平和邏輯關(guān)系的變換。實(shí)現(xiàn)這種變換的方法可用分立元件，也可用集成電路芯片。目前較為廣泛地使用集成電路轉(zhuǎn)換器件，如MC148SN75150芯片可完成TTL電平到EIA電平的轉(zhuǎn)換，而MC148SN75154可實(shí)現(xiàn)EIA電平到TTL電平的轉(zhuǎn)換。MAX232芯片可完成TTL←→EIA雙向電平轉(zhuǎn)換。 RS232連接器的機(jī)械特性　　連接器：由于RS232C并未定義連接器的物理特性，因此，出現(xiàn)了DB2DB15和DB9各種類型的連接器，其引腳的定義也各不相同。下面分別介紹兩種連接器。 　?。?）DB25： PC和XT機(jī)采用DB25型連接器。DB25連接器定義了25根信號線，分為4組： 　?、佼惒酵ㄐ诺?個(gè)電壓信號（含信號地SG）2，3，4，5，6，7，8，20，22 　　②20mA電流環(huán)信號 9個(gè)（12，13，14，15，16，17，19,23，24） 　?、劭?個(gè)（9，10，11，18，21，25） 　?、鼙Ｗo(hù)地（PE）1個(gè)，作為設(shè)備接地端（1腳） 　　注意，20mA電流環(huán)信號僅IBM PC和IBM PC/XT機(jī)提供，至AT機(jī)及以后，已不支持。 　?。?）DB9： 　　在AT機(jī)及以后，不支持20mA電流環(huán)接口，使用DB9連接器，作為提供多功能I/O卡或主板上COM1和COM2兩個(gè)串行接口的連接器。它只提供異步通信的9個(gè)信號。DB25型連接器的引腳分配與DB25型引腳信號完全不同。因此，若與配接DB25型連接器的DCE設(shè)備連接，必須使用專門的電纜線。 　　電纜長度：在通信速率低于20kb/s時(shí)，RS232C 所直接連接的最大物理距離為15m（50英尺）。 最大直接傳輸距離說明：RS232C標(biāo)準(zhǔn)規(guī)定，若不使用MODEM，在碼元畸變小于4%的情況下，DTE和DCE之間最大傳輸距離為15m（50英尺）。可見這個(gè)最大的距離是在碼元畸變小于4%的前提下給出的。為了保證碼元畸變小于4%的要求，接口標(biāo)準(zhǔn)在電氣特性中規(guī)定，驅(qū)動器的負(fù)載電容應(yīng)小于2500pF。 RS232的接口信號　　RS232 的功能特性定義了25芯標(biāo)準(zhǔn)連接器中的20根信號線，其中2條地線、4條數(shù)據(jù)線、11條控制線、3條定時(shí)信號線，剩下的5根線作備用或未定義。常用的只有10根，它們是： 　?。?）聯(lián)絡(luò)控制信號線： 　　數(shù)據(jù)發(fā)送準(zhǔn)備好（Data set readyDSR)——有效時(shí)（ON）狀態(tài)，表明MODEM處于可以使用的狀態(tài)。 　　數(shù)據(jù)終端準(zhǔn)備好(Data terminal readyDTR)——有效時(shí)（ON）狀態(tài)，表明數(shù)據(jù)終端可以使用。 　　這兩個(gè)信號有時(shí)連到電源上，一上電就立即有效。這兩個(gè)設(shè)備狀態(tài)信號有效，只表示設(shè)備本身可用，并不說明通信鏈路可以開始進(jìn)行通信了，能否開始進(jìn)行通信要由下面的控制信號決定。 　　請求發(fā)送(Request to sendRTS)——用來表示DTE請求DCE發(fā)送數(shù)據(jù)，即當(dāng)終端要發(fā)送數(shù)據(jù)時(shí)，使該信號有效（ON狀態(tài)），向MODEM請求發(fā)送。它用來控制MODEM是否要進(jìn)入發(fā)送狀態(tài)。 　　允許發(fā)送（Clear to sendCTS）——